CPLD課程設(shè)計(jì)論文

1、cpld及電子cad 同組同學(xué)姓名: 1、 實(shí)驗(yàn)一 組合邏輯設(shè)計(jì)，實(shí)驗(yàn)裝置的使用方法實(shí)驗(yàn)?zāi)康?：1. 通過(guò)一個(gè)簡(jiǎn)單的3-8譯碼器的設(shè)計(jì),掌握用max+plus ii設(shè)計(jì)組合邏輯電路的設(shè)計(jì)方法；2. 初步了解cpld設(shè)計(jì)的全過(guò)程，初步掌握altera軟件的使用；3. 掌握組合邏輯電路的靜態(tài)測(cè)試方法。主要內(nèi)容：進(jìn)入windows操作系統(tǒng)，先建一個(gè)文件夾用來(lái)存放項(xiàng)目文件，打開(kāi)max+plus ii設(shè)計(jì)軟件，新建一個(gè)圖形文件并指定項(xiàng)目名稱(chēng)，然后在文件中用基本邏輯元件編輯一個(gè)3-8譯碼器，編輯完后存盤(pán)并進(jìn)行編譯，編譯無(wú)誤后進(jìn)行波形仿真來(lái)驗(yàn)證功能，當(dāng)仿真結(jié)果正確后就可以寫(xiě)入芯片中進(jìn)行測(cè)試。測(cè)試時(shí)將a，b，

2、c三個(gè)輸入分別分配到裝置上的鍵1，鍵2，鍵3，八個(gè)輸出d0、d1、d2、d3、d4、d5、d6、d7依次分配到八個(gè)數(shù)碼管。實(shí)驗(yàn)數(shù)據(jù)圖表 ：邏輯電路圖：仿真波形圖：小結(jié)：通過(guò)這次課程的學(xué)習(xí)和試驗(yàn)操作，我們對(duì)eda實(shí)驗(yàn)裝置有了一定的了解并且掌握了cpld 和fpga的主要區(qū)別，熟悉了max+plus ii的使用方法， 對(duì)組合邏輯電路的設(shè)計(jì)方法有了一定的了解。2、 實(shí)驗(yàn)二：用觸發(fā)器設(shè)計(jì)異步四位二進(jìn)制加法計(jì)數(shù)器實(shí)驗(yàn)?zāi)康模?.了解時(shí)序電路的經(jīng)典設(shè)計(jì)方法（d觸發(fā)器和jk觸發(fā)器和一般邏輯門(mén)組成的時(shí)序邏輯電路）；2.了解同步計(jì)數(shù)器和異步計(jì)數(shù)器的使用方法；3.了解用同步計(jì)數(shù)器通過(guò)清零阻塞法和預(yù)顯數(shù)法得到循環(huán)任意

3、計(jì)數(shù)器的設(shè)計(jì)方法；4.進(jìn)一步掌握組合邏輯電路人設(shè)計(jì)方法；主要內(nèi)容 ： 用d觸發(fā)器設(shè)計(jì)異步四位加法計(jì)數(shù)器。 實(shí)驗(yàn)數(shù)據(jù)圖表：仿真波形圖：邏輯電路圖：小結(jié)與體會(huì)計(jì)數(shù)器分成同步計(jì)數(shù)器和異步計(jì)數(shù)器兩種。對(duì)于同步計(jì)數(shù)器，輸入時(shí)鐘脈沖時(shí)觸發(fā)器的翻轉(zhuǎn)是同時(shí)進(jìn)行的，而異步計(jì)數(shù)器中的觸發(fā)器的翻轉(zhuǎn)則不是同時(shí)。3、 實(shí)驗(yàn)三：進(jìn)制，進(jìn)制計(jì)數(shù)器實(shí)驗(yàn)?zāi)康模和ㄟ^(guò)對(duì)進(jìn)制計(jì)數(shù)器的編程，初步了解cpld設(shè)計(jì)的全過(guò)程；通過(guò)對(duì)進(jìn)制計(jì)數(shù)器的編程，加深對(duì)cpld設(shè)計(jì)過(guò)程的了解，了解通用同步計(jì)數(shù)器的使用方法及工作原理，掌握vhdl語(yǔ)言的基本語(yǔ)法結(jié)構(gòu)，并比較原理圖輸入和文本輸入的優(yōu)劣，并能夠在此基礎(chǔ)上做一些發(fā)揮設(shè)計(jì)任意進(jìn)制的計(jì)數(shù)器，為下面實(shí)驗(yàn)

4、特別是數(shù)字鐘的綜合設(shè)計(jì)做好基礎(chǔ)。主要內(nèi)容：.在 max+plus ii的環(huán)境下編寫(xiě)進(jìn)制的vhdl程序，對(duì)此進(jìn)行編譯找出錯(cuò)誤并修改，由此加深對(duì)vhdl的理解，然后做仿真波形輸出，看波形是否正確。.在進(jìn)制的vhdl程序上做一些修改，使之成為進(jìn)制的計(jì)數(shù)器。實(shí)驗(yàn)程序：在6進(jìn)制程序的基礎(chǔ)上修改得到的進(jìn)制程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jsq60 isport(clk,clr,en: in std_logic; carry : out std_logic; ge,shi :

5、out std_logic_vector(3 downto 0);end;architecture one of jsq60 issignal g,s: std_logic_vector(3 downto 0);beginprocess(clk,clr,en,g,s)begin if clr=1 theng=0000;s=0000;elsif clkevent and clk=1 then if en=0 thenif g=1001 and s=0101 theng=0000;s=0000;carry=1;elsif g=1001 theng=0000;s=s+1;elseg=g+1;carr

6、y=0;end if;end if;end if;end process;ge=g;shi=5 thenspeaker=clk2;elsif fs=0 and fg=0 and ms=0 and mg=0 thenspeaker=clk3;elsespeaker=0; end if;end process;end;分頻電路程序：1）30000分頻器程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jsq30000_15_16 isport(fin: in std_logic; f

7、out: out std_logic);end;architecture one of jsq30000_15_16 issignal m: std_logic_vector(14 downto 0);beginprocess(fin)begin if finevent and fin=1 then if m=111010100101111 then m=000000000000000; fout=1;elsem=m+1;fout=0;end if;end if;end process;end;2）100分頻器進(jìn)程：if clr=1 theng=0000;s=0000;elsif clkeve

8、nt and clk=1 then if en=0 thenif g=1001 and s=1001 theng=0000;s=0000;carry=1;elsif g=1001 theng=0000;s=s+1;elseg=g+1;carry=0;end if;end if;3）24分頻器進(jìn)程：if clr=1 theng=0000;s=0000;elsif clkevent and clk=1 then if en=0 thenif g=0011 and s=0010 theng=0000;s=0000;carry=1;elsif g=1001 theng=0000;s=s+1;elseg

9、=g+1;carry=0;end if;end if;4）3分頻器進(jìn)程：if clr=1 thenm=00;elsif clkevent and clk=1 then if en=0 thenif m=10 thenm=00;carry=1;elsem=m+1;carry=0; end if; end if;二選一電路程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity dxy_15_16 isport( s :in std_logic; x : out std_logic_vect

10、or(23 downto 0); a :in std_logic_vector(23 downto 0); b :in std_logic_vector(15 downto 0);end;architecture one of dxy_15_16 isbegin with s select x=a when 0, b when others;end;模塊功能：報(bào)時(shí)電路實(shí)現(xiàn)對(duì)整點(diǎn)提前五秒報(bào)時(shí)；分頻電路實(shí)現(xiàn)對(duì)裝置上的固定時(shí)鐘信號(hào)分頻得到我們需要的頻率；二選一電路可以選擇輸出時(shí)間和定時(shí)時(shí)間，實(shí)現(xiàn)了數(shù)碼管的復(fù)用；此外還做了比較器用于定點(diǎn)報(bào)時(shí)。小結(jié)與體會(huì)：vhdl采用基于庫(kù)（library）的設(shè)計(jì)方法，

11、可以建立各種可再次利用的模塊。這些模塊可以預(yù)先設(shè)計(jì)或使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放到庫(kù)中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用，可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間進(jìn)行交流和共享，減少硬件電路設(shè)計(jì)。5、 實(shí)驗(yàn)五：數(shù)字鐘的綜合設(shè)計(jì)設(shè)計(jì)要求（數(shù)字中的功能） ：1.具有時(shí)、分、秒顯示功能，以24小時(shí)循環(huán)計(jì)時(shí)；2.具有清零，調(diào)節(jié)小時(shí)、分鐘功能；3.具有整點(diǎn)報(bào)時(shí)功能，整點(diǎn)報(bào)時(shí)的同時(shí)led燈花樣顯示。4.整點(diǎn)報(bào)時(shí)：提前五秒低音響，正點(diǎn)高音，間斷振鈴頻率為一秒。5.具有定時(shí)鬧鐘功能(由用戶設(shè)定時(shí)間)。實(shí)驗(yàn)?zāi)康?. 掌握多位計(jì)數(shù)器相連的設(shè)計(jì)方法；2. 掌握十進(jìn)制，六進(jìn)制，二十四進(jìn)制計(jì)數(shù)器的設(shè)計(jì)方法；3. 繼續(xù)鞏固多

12、位共用級(jí)掃描顯示數(shù)碼管的驅(qū)動(dòng)及編碼；4. 掌握揚(yáng)聲器的驅(qū)動(dòng)；5. led燈的花樣顯示；6. 掌握cpld技術(shù)的層次化設(shè)計(jì)方法。7. 能將數(shù)字鐘的各個(gè)單元電路組合成整機(jī)電路。8.會(huì)裝配和調(diào)試數(shù)字鐘電路。9. 會(huì)用中規(guī)模集成電路制作出組合邏輯電路和時(shí)序邏輯電路。實(shí)驗(yàn)器材：1 eda實(shí)驗(yàn)箱 2 max+plus軟件 實(shí)驗(yàn)原理：在同一芯片（ep1k30tc144-1）上集成如下電路模塊：1.時(shí)鐘計(jì)時(shí)： 微秒100進(jìn)制bcd碼計(jì)數(shù)器 秒60進(jìn)制bcd碼計(jì)數(shù)器 分60進(jìn)制bcd碼計(jì)數(shù)器 時(shí)24進(jìn)制bcd碼計(jì)數(shù)器除微秒外各個(gè)計(jì)數(shù)器有清零，調(diào)節(jié)功能。在接近整數(shù)時(shí)間時(shí)能提供報(bào)時(shí)信號(hào)。具有驅(qū)動(dòng)8個(gè)數(shù)碼管的片選驅(qū)動(dòng)

13、信號(hào)輸出。揚(yáng)聲器在整點(diǎn)（及提前5秒）時(shí)和達(dá)到鬧鐘時(shí)驅(qū)動(dòng)信號(hào)產(chǎn)生。8個(gè)led燈由led驅(qū)動(dòng)器使之按照一定規(guī)律閃爍。2.用一個(gè)分頻數(shù)為30000的分頻器將3mhz的時(shí)鐘分為100hz，再用100分頻器即可得到1 hz時(shí)鐘信號(hào)。3.實(shí)現(xiàn)8位數(shù)碼管分時(shí)復(fù)用的功能模塊s3_15_16，可以選擇顯示時(shí)鐘時(shí)間、定時(shí)時(shí)間和微秒。 數(shù)字鐘邏輯電路圖：電路圖說(shuō)明：如上圖所示，時(shí)鐘電路由clock9提供3mhz的時(shí)鐘信號(hào)給clk1,經(jīng)過(guò)30000分頻后得到100hz的時(shí)鐘信號(hào)，在經(jīng)過(guò)100分頻即得到1hz（周期1s）的時(shí)鐘信號(hào)，將其送入60進(jìn)制計(jì)數(shù)器就實(shí)現(xiàn)了秒計(jì)數(shù)，60秒后產(chǎn)生一個(gè)進(jìn)位脈沖送到60進(jìn)制計(jì)數(shù)器的時(shí)鐘輸

14、入端就實(shí)現(xiàn)了分計(jì)數(shù)，同理，60分鐘后產(chǎn)生一個(gè)進(jìn)位脈沖送到24進(jìn)制計(jì)數(shù)器的時(shí)鐘輸入端就實(shí)現(xiàn)了小時(shí)計(jì)數(shù)。將秒計(jì)數(shù)器的個(gè)位、十位和分計(jì)數(shù)器的個(gè)位、十位接到報(bào)時(shí)器的輸入端，當(dāng)計(jì)數(shù)到59分55秒時(shí)報(bào)時(shí)器送出高電平驅(qū)動(dòng)蜂鳴器，從而實(shí)現(xiàn)整點(diǎn)報(bào)時(shí)。定時(shí)電路由一個(gè)60進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)分計(jì)數(shù)和一個(gè)24進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)小時(shí)計(jì)數(shù)，計(jì)數(shù)脈沖由按鍵輸入；將時(shí)鐘電路分計(jì)數(shù)器的個(gè)位、十位和小時(shí)計(jì)數(shù)器的個(gè)位、十位&定時(shí)電路分計(jì)數(shù)器的個(gè)位、十位和小時(shí)計(jì)數(shù)器的個(gè)位、十位送入比較器比較，若都相等則比較器送出高電平驅(qū)動(dòng)蜂鳴器實(shí)現(xiàn)定時(shí)提醒功能。s3_15_16為數(shù)碼管顯示選擇模塊，當(dāng)輸入信號(hào)select由按鍵輸入“0”時(shí)選擇顯示時(shí)鐘輸出；s

15、elect由按鍵輸入“1”時(shí)選擇定時(shí)電路輸出；select由按鍵輸入“2”時(shí)選擇顯示微秒輸出；三種狀態(tài)可調(diào)節(jié)按鍵循環(huán)顯示。led模塊由clock2提供時(shí)鐘信號(hào)驅(qū)動(dòng)8個(gè)發(fā)光二極管讓其按照程序閃爍。電路與芯片ep1k30tc144-1連接的引腳分配表：按鍵名輸入信號(hào)對(duì)應(yīng)芯片引腳數(shù)碼管名輸出時(shí)鐘信號(hào)顯示的內(nèi)容對(duì)應(yīng)芯片的引腳1select83a19.16秒的個(gè)位67,65，42,4124a23.20秒的十位72,70,69,683tiaofen105a3.0分的個(gè)位80,79,78,734tiaoshi126a7.4分的十位86,83,82,815dingfen137a11.8小時(shí)的個(gè)位90,89,8

16、8,876dingshi178a15.12小時(shí)的十位96,95,92,917en18數(shù)碼管名輸出定時(shí)信號(hào)顯示的內(nèi)容對(duì)應(yīng)芯片的引腳8clr195b3.0分的個(gè)位80,79,78,73clk11246b7.4分的十位86,83,82,81cllk2567b11.8小時(shí)的個(gè)位90,89,88,87clk3548b15.12小時(shí)的十位96,95,92,91clk4126數(shù)碼管名輸出微秒信號(hào)顯示的內(nèi)容對(duì)應(yīng)芯片的引腳speaker995a3.0微秒的個(gè)位80,79,78,736a7.4微秒的十位86,83,82,81小結(jié)：通過(guò)對(duì)數(shù)字鐘的設(shè)計(jì)，基本掌握了設(shè)計(jì)大型項(xiàng)目的設(shè)計(jì)方法，即先設(shè)計(jì)項(xiàng)目要用到的各個(gè)底層模塊，然后將底層模塊搭建成能實(shí)現(xiàn)項(xiàng)目功能的電路。6.實(shí)驗(yàn)六 protel99se原理圖、印制電路板圖（pcb）設(shè)計(jì)原理圖：網(wǎng)絡(luò)節(jié)點(diǎn)表：pcb圖網(wǎng)絡(luò)節(jié)點(diǎn)比較表：小結(jié)：通過(guò)使用protel99設(shè)計(jì)簡(jiǎn)單的555時(shí)基電路pcb圖，大概了解了實(shí)際pcb板的eda實(shí)現(xiàn)方法。7. 學(xué)習(xí)本課程的體會(huì)通過(guò)本課程