verilog語(yǔ)言編寫(xiě)8位全加器

1、8 位全加器 實(shí)驗(yàn)?zāi)康?用 verilog 語(yǔ)言編寫(xiě)一個(gè) 8 位全加器，并在 modelsim 軟件上進(jìn)行仿真。 二、代碼 1、源代碼： module add8(sum,cout,in1,in2,cin); input 7:0 in1,in2; input cin; output 7:0 sum; output cout; assign cout,sum=in1+in2+cin; endmodule 2、激勵(lì)： timescale 1ns/100ps module add8_tb; reg7:0 A,B; reg CIN; wire 7:0 SUM; wire COUT; add8 ul( .

2、sum(SUM), .cout(COUT), .in1(A), .in2(B), .cin(CIN) ); initial begin A=8d0;B=8d0;CIN=1b0; A=8d20;B=8d129;CIN=1b1; A=8d27;B=8d19;CIN=1b0; A=8d157;B=8d29;CIN=1b0; A=8d37;B=8d68;CIN=1b0; A=8d11;B=8d69;CIN=1b0; A=8d54;B=8d67;CIN=1b1; A=8d211;B=8d0;CIN=1b0; #10 #10 #10 #10 #10 #10 #10 精選文檔 5 #10 A=8d87;B=

3、8d43;CIN=1b1; #10 A=8d23;B=8d171;CIN=1b0; #10 A=8d12;B=8d12;CIN=1b1; #10 A=8d112;B=8d115;CIN=1bO; end en dmodule 實(shí)驗(yàn)過(guò)程 1、上機(jī)過(guò)程 Eil-i IdiA ti FjthI Cf314 inl ihi hZ J-li .iivm ilp 卜ihft惴叮Vir卜和1卜勺,訐附尬MWfcbTThlir刊速E 孚 hd匚 1 I M2： d： Il 曲,FW.訊 II * ITF mSI HID H Pl fp :fa|j -cl廠 亠口 jTtF軍y- 二召 iHu己L - tt X

4、a i.rO h-w PTWj- lia 7 lB 三就I 士亍廠EEr B T i nrriji, ,-=t UCUTI f :In L I 二h) p r I -cm ICIK I fl J r 斗;yII-日 T 0 F 二評(píng):P hX 2弓B=Bdl2EjeZll - frlJ u亍黑E=f 祁.加 c Itr-l buj 日 ilS-j 20+129+1=150 27+19+0=46; 157+29+0=186 37+68+0=105; 11+69+0=80 54+67+1=122 211+0+0=211; 87+43+1=131; 23+171+0=194 12+12+1=25; 112+115+0=227 四、實(shí)驗(yàn)過(guò)程中碰到的問(wèn)題 1、對(duì)于modelsim軟件太陌生，在開(kāi)始實(shí)驗(yàn)的時(shí)候，經(jīng)常做完了上一步就忘 了下一步是什么，而且對(duì)老師反復(fù)強(qiáng)調(diào)的很多問(wèn)題也在手忙腳亂間給忽略了，比 如，實(shí)驗(yàn)一定要在計(jì)算機(jī)某一個(gè)盤(pán)里建立一個(gè)獨(dú)立的文件夾，每次都是實(shí)驗(yàn)進(jìn)行 到這一步的時(shí)候才想起來(lái)還沒(méi)有建這個(gè)文件夾，造成很多返工的情況。 2、開(kāi)始的時(shí)候，由于C語(yǔ)言的習(xí)慣，程序的注解全部是用漢字寫(xiě)的，還有 在實(shí)驗(yàn)剛開(kāi)始時(shí)，將獨(dú)立文件夾建在桌面上，使得程序在運(yùn)行過(guò)程中出現(xiàn)了大量 的漢字，最終結(jié)果就是程序莫名其妙的報(bào)錯(cuò)， 還完全找不到錯(cuò)在哪里，不注重細(xì) 節(jié)導(dǎo)致浪費(fèi)大量時(shí)間。 四、實(shí)驗(yàn)心得 本次試驗(yàn)