[畢業(yè)設(shè)計(jì)精品]基于VHDL的12位十進(jìn)制數(shù)字頻率計(jì)的設(shè)計(jì)仿真

1、基于vhdl的12位十進(jìn)制數(shù)字頻率計(jì)的設(shè)計(jì)仿真一、功能與要求：該計(jì)數(shù)器的功能：對(duì)被測(cè)試信號(hào)進(jìn)行計(jì)數(shù)，在1秒定時(shí)結(jié)束后，將計(jì)數(shù)器結(jié)果送鎖存器鎖存，同時(shí)將計(jì)數(shù)器清零，為下一次采樣測(cè)量做好準(zhǔn)備。要求如下：1.用vhdl完成12位十進(jìn)制數(shù)字頻率計(jì)的設(shè)計(jì)及仿真。2.頻率測(cè)量范圍：1hz10khz，分成兩個(gè)頻段，即1999hz，1khz10khz，用三位數(shù)碼管顯示測(cè)量頻率，用led顯示表示單位，如亮綠燈表示hz，亮紅燈表示khz。3.具有自動(dòng)校驗(yàn)和測(cè)量?jī)煞N功能，即能用標(biāo)準(zhǔn)時(shí)鐘校驗(yàn)、測(cè)量精度。4.具有超量程報(bào)警功能，在超出目前量程檔的測(cè)量范圍時(shí)，發(fā)出燈光和音響信號(hào)。二、設(shè)計(jì)思路圖2.1是頻率計(jì)數(shù)器的原理圖。

2、圖2.1頻率計(jì)數(shù)器的原理圖1、基本原理：計(jì)算單位時(shí)間內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)，各模塊設(shè)計(jì)成process。測(cè)量/校驗(yàn)選擇模塊(test_meas)測(cè)頻控制信號(hào)發(fā)生器（二分頻）(clk_process)計(jì)數(shù)器模塊(cnt_process)送存選擇、報(bào)警模塊(tostore_process)鎖存模塊(store_process)掃描顯示模塊(cnt3_process,bus_process, disp_process)2、各模塊功能圖2.2測(cè)量校驗(yàn)選擇如圖2.2為測(cè)量/校驗(yàn)選擇模塊，該模塊的信號(hào)如下：輸入信號(hào)：選擇信號(hào)selet，被測(cè)信號(hào)meas，測(cè)試信號(hào)test；輸出信號(hào)：cp1。當(dāng)selet=0時(shí)

3、，為測(cè)量狀態(tài)，cp1=meas；當(dāng)selet=1時(shí)，為校驗(yàn)狀態(tài)，cp1=test。校驗(yàn)與測(cè)量共用一個(gè)電路，只是被測(cè)信號(hào)cp1不同而已。圖2.3測(cè)頻控制信號(hào)發(fā)生器（二分頻）如圖2.3為測(cè)頻控制信號(hào)發(fā)生器（二分頻），該模塊的信號(hào)如下：輸入信號(hào)：1hz時(shí)鐘信號(hào)；輸出信號(hào)：1秒定時(shí)信號(hào)（周期為2秒）。圖2.4計(jì)數(shù)器、送存選擇、報(bào)警模塊1、如圖2.4為計(jì)數(shù)器、送存選擇、報(bào)警模塊，模塊的功能如下：設(shè)置：量程檔控制開關(guān)k，單位顯示信號(hào)y，當(dāng)k=0時(shí)，為1999hz量程檔，數(shù)碼管顯示的數(shù)值為被測(cè)信號(hào)頻率值，unit顯示綠色，即單位為hz；當(dāng)k=1時(shí)，為1khz10khz量程檔被測(cè)信號(hào)頻率值為數(shù)碼管顯示的數(shù)值乘

4、1000，unit顯示紅色，即單位為khz。2、其中四級(jí)十進(jìn)制計(jì)數(shù)器模塊（帶進(jìn)位c）模塊功能如下：輸入信號(hào)：rd、cp，用于計(jì)數(shù)開始、清零、鎖存輸出信號(hào)：q4q1設(shè)置超出量程檔測(cè)量范圍示警信號(hào)alert。若被測(cè)信號(hào)頻率小于1khz（k=0），則計(jì)數(shù)器只進(jìn)行三級(jí)十進(jìn)制計(jì)數(shù)，最大顯示值為999.hz；如果被測(cè)信號(hào)頻率超過此范圍，示警信號(hào)驅(qū)動(dòng)燈光、揚(yáng)聲器報(bào)警；若被測(cè)信號(hào)為1khz10khz（k=1），計(jì)數(shù)器進(jìn)行四位十進(jìn)制計(jì)數(shù)，取高三位顯示，最大顯示值為9.99khz，如果被測(cè)信號(hào)頻率超過此范圍，報(bào)警。3、送存選擇、報(bào)警電路狀態(tài)表如表2.1。表2.1送存選擇、報(bào)警電路狀態(tài)表圖2.5鎖存，掃描顯示模塊圖

5、2.5為鎖存、掃描顯示模塊，該模塊功能如下：鎖存器輸入信號(hào)：d3d1，ld；輸出信號(hào)：q3q1 ，小數(shù)點(diǎn)單位顯示unit。圖2.6掃描顯示電路如如2.6掃描顯示電路，該模塊包含兩個(gè)模塊：七段顯示譯碼器電路（dec_led）；分時(shí)總線切換電路（scan）。三、原理圖說明圖3.1頻率計(jì)顯示原理圖如圖3.1，輸入有掃描時(shí)鐘clkscan,分頻時(shí)鐘clk1hz，單位選擇鍵k，被測(cè)信號(hào)meas，測(cè)試信號(hào)test，測(cè)試校驗(yàn)選擇鍵sel。輸出有數(shù)碼管信號(hào)led,數(shù)碼管選擇信號(hào)ms123，報(bào)警信號(hào)alert，單位顯示信號(hào)unit。四、源代碼說明-實(shí)體聲明library ieee;use ieee.std_lo

6、gic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity dig_frq is port ( clk1hz : in std_logic; clkscan : in std_logic; test : in std_logic; meas : in std_logic; sel : in std_logic; k : in std_logic; alert : out std_logic; unit : out std_logic; ms123 : out std_logic_vector

7、(2 downto 1); led : out std_logic_vector (8 downto 1);end dig_frq;-結(jié)構(gòu)體說明architecture behavioral of dig_frq issignal cp1:std_logic;signal clk05hz:std_logic:=0;signal cp:std_logic;signal rd:std_logic:=1;signal c:std_logic;signal q4,q3,q2,q1:std_logic_vector(4 downto 1):=0000;signal load:std_logic:=0;s

8、ignal d3,d2,d1:std_logic_vector(4 downto 1):=0000;signal data3,data2,data1:std_logic_vector(4 downto 1):=0000;signal disp:std_logic_vector(4 downto 1):=0000; signal ms123_s:std_logic_vector (2 downto 1);begin-時(shí)鐘電路，1hz信號(hào)二分頻產(chǎn)生0.5hz信號(hào)，1s高電平，1s低電平clk_process:process(clk1hz) beginif(clk1hzevent and clk1h

9、z=1)thenclk05hz=not clk05hz;end if;end process;-測(cè)試、校驗(yàn)選擇模塊test_meas:process(sel,meas,test)beginif(sel=1)thensel為1時(shí)cp1為測(cè)試信號(hào)cp1=meas;elsesel為0時(shí)cp1為校驗(yàn)信號(hào)cp1=test;end if;end process;-鎖存的加載信號(hào)load，當(dāng)分頻信號(hào)clk05hz上升沿時(shí)有效load=not clk05hz;cp=clk05hz and cp1;-計(jì)數(shù)清零信號(hào)rd，當(dāng)分頻信號(hào)clk05hz為0時(shí)有效rd=clk05hz;-四位bcd計(jì)數(shù)電路cnt_proce

10、ss:process(cp,rd)variable q4_s,q3_s,q2_s,q1_s:integer range 0 to 9;variable c_s:integer range 0 to 1;beginif(rd=0)thenq4_s:=0;q3_s:=0;q2_s:=0;q1_s:=0;c_s:=0;elsif(cpevent and cp=1)thenif(q4_s=9 and q3_s=9 and q2_s=9 and q1_s=9 and c_s=1)thenq4_s:=0;q3_s:=0;q2_s:=0;q1_s:=0;c_s:=0;elsif(q4_s=9 and q3_

11、s=9 and q2_s=9 and q1_s=9)thenq4_s:=0;q3_s:=0;q2_s:=0;q1_s:=0;c_s:=1;elsif(q3_s=9 and q2_s=9 and q1_s=9)thenq4_s:=q4_s+1;q3_s:=0;q2_s:=0;q1_s:=0;elsif(q2_s=9 and q1_s=9)thenq3_s:=q3_s+1;q2_s:=0;q1_s:=0;elsif(q1_s=9)thenq2_s:=q2_s+1;q1_s:=0;elseq1_s:=q1_s+1;end if;end if;q4=conv_std_logic_vector(q4_s

12、,4);q3=conv_std_logic_vector(q3_s,4);q2=conv_std_logic_vector(q2_s,4);q1=conv_std_logic_vector(q1_s,4);if(c_s=0)thenc=0;else c=1;end if;end process;-送鎖存電路tostore_process:process(q4,q3,q2,q1,c,k)beginif(k=0)then-當(dāng)計(jì)數(shù)單位選擇k為0時(shí)，輸出計(jì)數(shù)器的低三位d3=q3;d2=q2;d10000 or c0)then-此時(shí)，當(dāng)計(jì)數(shù)超過三位bcd數(shù)時(shí)，報(bào)警信號(hào)置1alert=1;elsealer

13、t=0;end if;elsif(k=1)then-當(dāng)計(jì)數(shù)單位選擇k為1時(shí)，輸出計(jì)數(shù)器的高三位d3=q4;d2=q3;d10)then-此時(shí)，當(dāng)計(jì)數(shù)超過四位bcd數(shù)時(shí)，報(bào)警信號(hào)置1alert=1;else alert=0;end if;end if;end process;-鎖存電路store_process:process(load,d1,d2,d3,k)beginif(loadevent and load=1)then-加載信號(hào)load下降沿時(shí)，鎖存數(shù)據(jù)data3=d3;data2=d2;data1=d1;if(k=0)then-當(dāng)單位選擇鍵k為0時(shí)，單位unit置0，顯示綠色unit=0

14、;else-當(dāng)單位選擇鍵k為1時(shí)，單位unit置1，顯示紅色unit=1;end if;end if;end process;-計(jì)數(shù)到3的計(jì)數(shù)器，產(chǎn)生數(shù)碼管選擇信號(hào)cnt3_process:process(clkscan)variable cnt:integer range 0 to 2:=0;beginif(clkscanevent and clkscan=1)thenif(cnt=2)thencnt:=0;elsecnt:=cnt+1;end if;end if;待添加的隱藏文字內(nèi)容3ms123_s disp disp disp disp=data1;end case;end if;end

15、 process;ms123ledledledledledledledledledledled=00111111;end case;if(ms123_s=00 and k=0)thenled(8)=1;elsif(ms123_s=10 and k=1)thenled(8)=1;else led(8)=0;end if;end process;end behavioral;五、仿真結(jié)果及說明1、二分頻電路仿真結(jié)果：圖5.1clk1hz一個(gè)時(shí)鐘產(chǎn)生一個(gè)clk05hz電平，clk05hz電平高低交替。2、測(cè)試校驗(yàn)選擇電路圖5.2sel為0時(shí)，cp1為測(cè)試信號(hào)meas，sel為1時(shí)，cp1為校驗(yàn)信號(hào)test。3、控制電路圖5.3當(dāng)clk05hz為1，被計(jì)數(shù)信號(hào)cp為cp1，當(dāng)clk05hz為0，被計(jì)數(shù)信號(hào)cp為0；當(dāng)clk05hz為1，加載信號(hào)load為0，計(jì)數(shù)清零信號(hào)為1，當(dāng)clk05hz為0，加載信號(hào)load為1，計(jì)數(shù)清零信號(hào)為0。4、四位bcd計(jì)數(shù)電路圖5.4當(dāng)清零信號(hào)rd為0時(shí)，輸出信號(hào)q4，q3，q2，q1置零，當(dāng)清零信號(hào)rd為1