ASIC課程設(shè)計報告交換網(wǎng)絡(luò)復(fù)用與解復(fù)用模塊設(shè)計

1、電 子 科 技 大 學(xué)專用集成電路（asic）課程設(shè)計報告學(xué)號： 290130xxxx 學(xué)生姓名： xx x 課題名稱： 交換網(wǎng)絡(luò)復(fù)用與解復(fù)用模塊設(shè)計 無線通信與嵌入式系統(tǒng)實(shí)驗(yàn)室通信集成電路與系統(tǒng)工程中心2011年12月1、 設(shè)計原理我國公用電話交換網(wǎng)（pstn）是我國發(fā)展最早的電信網(wǎng)，主要為剛戶提供電話業(yè)務(wù)。就目前來看，pstn仍然是規(guī)模最大、業(yè)務(wù)量最高的電信業(yè)務(wù)網(wǎng)。u 交換系統(tǒng)在電話網(wǎng)中的作用電信交換的基本含義是在公用網(wǎng)大量的終端用戶之間，按所需目的地相互傳遞信息，也就是說，任何一個主叫用戶的信息，可以通過電信網(wǎng)中的交換節(jié)點(diǎn)發(fā)送到所需的任何一個或多個被叫用戶。電話交換是電信交換中最基本的一

2、種交換方式。一個交換系統(tǒng)應(yīng)具有下述的三個功能：l、為兩個用戶通過話音信號進(jìn)行會話臨時提供一條雙向傳輸?shù)拿浇?，其通頻帶應(yīng)在300-3400hz之間。2、提供并傳輸用戶線和網(wǎng)內(nèi)各種信號。這些信號包括摘掛機(jī)信號、電話號碼以及為呼叫的建立、監(jiān)視和釋放所必須的控制信號。這些控制信號要在網(wǎng)絡(luò)內(nèi)的相關(guān)節(jié)點(diǎn)予以執(zhí)行。3、為了提高電話網(wǎng)絡(luò)的運(yùn)行和管理效率，網(wǎng)內(nèi)還需要互相和處理一些命令和信息（如話務(wù)餐測量、計費(fèi)、設(shè)備故障檢測、故障診斷、故障應(yīng)急處理和故障排除后的重新運(yùn)行組織等）。u 程控數(shù)字交換系統(tǒng)是由硬件和軟件兩大部分組成的。1 硬件程控數(shù)字交換系統(tǒng)的硬件可以分為三個系統(tǒng)：話路系統(tǒng)、控制系統(tǒng)和輸入輸出系統(tǒng)，如圖

3、1-1所示。圖1-1 程控數(shù)字交換機(jī)的基本組成話路系統(tǒng)是指與話音接續(xù)有關(guān)的設(shè)備，它又包括用戶級、遠(yuǎn)端用戶級、各種中繼接口、信號部件和選組級，其中選組級為交換系統(tǒng)的核心設(shè)備?？刂葡到y(tǒng)的功能包括兩個方面：一方面是對呼叫進(jìn)行處理：另一方面對整個交換系統(tǒng)的運(yùn)行進(jìn)行管理、監(jiān)測和維護(hù)?？刂葡到y(tǒng)的硬件由兩部分構(gòu)成：一個是處理機(jī)（cpu），另一個是存儲器。其中處理機(jī)是控制系統(tǒng)的核心。輸入輸l出系統(tǒng)一般包括打字機(jī)、顯示器、打印機(jī)、以及磁盤和磁帶機(jī)等外存儲器。打字機(jī)是用來輸入維護(hù)、測試、運(yùn)轉(zhuǎn)管理等方面的人機(jī)命令、顯示器和打印機(jī)是交換機(jī)的輸出設(shè)備。外存儲器中存放了交換機(jī)的全部程序和數(shù)據(jù)。2 軟件程控交換機(jī)的軟件是用

4、來實(shí)現(xiàn)交換機(jī)的各種控制，是交換機(jī)必不可少的一個重要組成部分。軟件又分成程序和數(shù)據(jù)兩大部分。u 一個簡單的交換控制系統(tǒng)主要由線路復(fù)用部分、控制部分、以及解復(fù)用部分組成，其原理框圖如圖1-2所示。圖1-2 一個簡單的交換控制系統(tǒng)組成本次設(shè)計的主要內(nèi)容為交換網(wǎng)絡(luò)復(fù)用與解復(fù)用模塊，在下文做出詳細(xì)設(shè)計，包括設(shè)計規(guī)格書、設(shè)計框圖、仿真波形和設(shè)計結(jié)論。2、 設(shè)計規(guī)格書1 設(shè)計目標(biāo)實(shí)現(xiàn)交換網(wǎng)絡(luò)中復(fù)用與解復(fù)用的兩個模塊。2 設(shè)計參數(shù)模塊輸入端口為32路并行8位信號，每一路輸入的系統(tǒng)時鐘周期為3904ns；模塊輸出端口為32路并行8位信號，每一路輸出的系統(tǒng)時鐘周期為3904ns；3 系統(tǒng)輸入32路數(shù)據(jù)的接入，每個

5、用戶輸入為8位的并行信號，輸入時鐘為周期為3904ns。復(fù)位信號，低電平有效。一旦檢測到復(fù)位信號，整個模塊內(nèi)部控制寄存器和狀態(tài)寄存器立即清零。幀同步信號，用于指示每一幀的起始位置。系統(tǒng)檢測到幀同步信號一次讀入每個用戶的數(shù)據(jù)，通過復(fù)用模塊將起讀入模塊內(nèi)部。時鐘信號，用于同步內(nèi)部寄存器。4 系統(tǒng)輸出32路數(shù)據(jù)的輸出，每個用戶輸入為8位的并行信號，輸入時鐘為周期為3904ns。3、 設(shè)計框圖整個系統(tǒng)由5個模塊組成，其原理框圖如圖3-1所示：控制模塊：用于對整個系統(tǒng)的控制，包括復(fù)用控制，串并轉(zhuǎn)換控制，并串轉(zhuǎn)換控制和解復(fù)用控制。復(fù)用模塊：對32路輸入數(shù)據(jù)進(jìn)行復(fù)用，依次輸入系統(tǒng)。并串轉(zhuǎn)換模塊：將8bit的

6、并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)。串并轉(zhuǎn)換模塊：將對應(yīng)的串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)。解復(fù)用模塊：對32路數(shù)據(jù)進(jìn)行復(fù)用輸出，依次輸出系統(tǒng)。圖3-1 系統(tǒng)框圖頂層圖系統(tǒng)頂層圖代碼如下所示：timescale 1 ns/ 1 psmodule pcm(input7:0d_in0,input7:0d_in1,input7:0d_in2,input7:0d_in3,input7:0d_in4,input7:0d_in5,input7:0d_in6,input7:0d_in7,input7:0d_in8,input7:0d_in9,input7:0d_in10,input7:0d_in11,input7:0d_in12

7、,input7:0d_in13,input7:0d_in14,input7:0d_in15,input7:0d_in16,input7:0d_in17,input7:0d_in18,input7:0d_in19,input7:0d_in20,input7:0d_in21,input7:0d_in22,input7:0d_in23,input7:0d_in24,input7:0d_in25,input7:0d_in26,input7:0d_in27,input7:0d_in28,input7:0d_in29,input7:0d_in30,input7:0d_in31,input clk,inpu

8、treset,inputframe_synch,output7:0d_out0,output7:0d_out1,output7:0d_out2,output7:0d_out3,output7:0d_out4,output7:0d_out5,output7:0d_out6,output7:0d_out7,output7:0d_out8,output7:0d_out9,output7:0d_out10,output7:0d_out11,output7:0d_out12,output7:0d_out13,output7:0d_out14,output7:0d_out15,output7:0d_out

9、16,output7:0d_out17,output7:0d_out18,output7:0d_out19,output7:0d_out20,output7:0d_out21,output7:0d_out22,output7:0d_out23,output7:0d_out24,output7:0d_out25,output7:0d_out26,output7:0d_out27,output7:0d_out28,output7:0d_out29,output7:0d_out30,output7:0d_out31);/clk period is 488nswire 7:0 par1,par2;wi

10、re serial_out;wire serial_start_flag;wire4:0sel_mux,sel_demux;wire load_data_register;control_unit u1(.frame_synch(frame_synch),.reset(reset),.clk(clk),.sel_mux(sel_mux),.load_data_register(load_data_register),.sel_demux(sel_demux);switch_mux u2(.d_in0(d_in0),.d_in1(d_in1),.d_in2(d_in2),.d_in3(d_in3

11、),.d_in4(d_in4),.d_in5(d_in5),.d_in6(d_in6),.d_in7(d_in7),.d_in8(d_in8),.d_in9(d_in9),.d_in10(d_in10),.d_in11(d_in11),.d_in12(d_in12),.d_in13(d_in13),.d_in14(d_in14),.d_in15(d_in15),.d_in16(d_in16),.d_in17(d_in17),.d_in18(d_in18),.d_in19(d_in19),.d_in20(d_in20),.d_in21(d_in21),.d_in22(d_in22),.d_in2

12、3(d_in23),.d_in24(d_in24),.d_in25(d_in25),.d_in26(d_in26),.d_in27(d_in27),.d_in28(d_in28),.d_in29(d_in29),.d_in30(d_in30),.d_in31(d_in31),.sel_mux(sel_mux),.par1(par1);/d_in can only be wireparallel_2_seriel u3(.par1(par1),.clk(clk),.reset(reset),.load_data_register(load_data_register),.serial_out(s

13、erial_out),.start_flag(serial_start_flag);seriel_2_parallel u4(.ser(serial_out),.clk(clk),.start_flag(serial_start_flag),.reset(reset),.par2(par2);switch_demux u5(.par2(par2),.sel_demux(sel_demux),.clk(clk),.d_out0(d_out0),.d_out1(d_out1),.d_out2(d_out2),.d_out3(d_out3),.d_out4(d_out4),.d_out5(d_out

14、5),.d_out6(d_out6),.d_out7(d_out7),.d_out8(d_out8),.d_out9(d_out9),.d_out10(d_out10),.d_out11(d_out11),.d_out12(d_out12),.d_out13(d_out13),.d_out14(d_out14),.d_out15(d_out15),.d_out16(d_out16),.d_out17(d_out17),.d_out18(d_out18),.d_out19(d_out19),.d_out20(d_out20),.d_out21(d_out21),.d_out22(d_out22)

15、,.d_out23(d_out23),.d_out24(d_out24),.d_out25(d_out25),.d_out26(d_out26),.d_out27(d_out27),.d_out28(d_out28),.d_out29(d_out29),.d_out30(d_out30),.d_out31(d_out31);endmodulev 子模塊1為控制模塊：用于對整個系統(tǒng)的控制，包括復(fù)用控制，串并轉(zhuǎn)換控制，并串轉(zhuǎn)換控制和解復(fù)用控制，其原理框圖如圖3-2所示。圖3-2 控制模塊原理圖verilog代碼如下所示：module control_unit(input frame_synch,i

16、nputreset,inputclk,output reg4:0 sel_mux,output reg4:0 sel_demux,output reg load_data_register);reg count_frame;reg 2:0count;reg4:0 sel_demux_tmp,sel_demux_tmp1,sel_demux_tmp2,sel_demux_tmp3,sel_demux_tmp4,sel_demux_tmp5;/always(posedge clk)if(reset)/reset is negetivecount=0;elsecount=count+1;/alway

17、s(posedge clk)if(reset)/reset is negetivecount_frame=0;elseif(frame_synch)count_frame=0;elsecount_frame=count_frame+1;/always(posedge clk)if(reset)/reset is negetivebeginsel_mux=0;sel_demux_tmp=0;endelseif(count=7)beginsel_mux=sel_mux+1;/be the selet port of the switch_muxsel_demux_tmp=sel_demux_tmp

18、+1;/be the selet port of the switch_demuxendelse beginsel_mux=sel_mux;sel_demux_tmp=sel_demux_tmp;end/always(posedge clk)if(reset)/reset is negetiveload_data_register=0;elseif(frame_synch & count_frame=0)load_data_register=1;/the enable signal of parallel_2_serielelseload_data_register=0;/always(pos

19、edge clk)if(reset)/reset is negetivebeginsel_demux_tmp1=0;sel_demux_tmp2=0;sel_demux_tmp3=0;sel_demux_tmp4=0;sel_demux_tmp5=0;sel_demux=0;endelsebeginsel_demux_tmp1=sel_demux_tmp;sel_demux_tmp2=sel_demux_tmp1;sel_demux_tmp3=sel_demux_tmp2;sel_demux_tmp4=sel_demux_tmp3;sel_demux_tmp5=sel_demux_tmp4;s

20、el_demux=sel_demux_tmp5;endendmodule復(fù)用模塊：對32路輸入數(shù)據(jù)進(jìn)行復(fù)用，依次輸入系統(tǒng)，其原理框圖部分截圖如圖3-3所示。圖3-3 復(fù)用模塊原理框圖部分截圖其verilog代碼如下所示：module switch_mux(input7:0 d_in0,d_in1,d_in2,d_in3,d_in4,d_in5,d_in6,d_in7,d_in8,d_in9,input7:0 d_in10,d_in11,d_in12,d_in13,d_in14,d_in15,d_in16,d_in17,d_in18,d_in19,input7:0 d_in20,d_in21,d

21、_in22,d_in23,d_in24,d_in25,d_in26,d_in27,d_in28,d_in29,input7:0 d_in30,d_in31,input4:0sel_mux,output reg7:0par1);always(sel_mux or d_in0 or d_in1 or d_in2 or d_in3 or d_in4 or d_in5 or d_in6 or d_in7 or d_in8 or d_in9or d_in10 or d_in11 or d_in12 or d_in13 or d_in14 or d_in15 or d_in16 or d_in17 or

22、d_in18 or d_in19or d_in20 or d_in21 or d_in22 or d_in23 or d_in24 or d_in25 or d_in26 or d_in27 or d_in28 or d_in29or d_in30 or d_in31)begincase(sel_mux)5d0:par1=d_in0;5d1:par1=d_in1;5d2:par1=d_in2;5d3:par1=d_in3;5d4:par1=d_in4;5d5:par1=d_in5;5d6:par1=d_in6;5d7:par1=d_in7;5d8:par1=d_in8;5d9:par1=d_i

23、n9;5d10:par1=d_in10;5d11:par1=d_in11;5d12:par1=d_in12;5d13:par1=d_in13;5d14:par1=d_in14;5d15:par1=d_in15;5d16:par1=d_in16;5d17:par1=d_in17;5d18:par1=d_in18;5d19:par1=d_in19;5d20:par1=d_in20;5d21:par1=d_in21;5d22:par1=d_in22;5d23:par1=d_in23;5d24:par1=d_in24;5d25:par1=d_in25;5d26:par1=d_in26;5d27:par

24、1=d_in27;5d28:par1=d_in28;5d29:par1=d_in29;5d30:par1=d_in30;5d31:par1=d_in31;default:par1=0;endcaseendendmodule并串轉(zhuǎn)換模塊：將8bit的并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)其原理框圖如圖3-4所示。圖3-4并串轉(zhuǎn)換模塊原理框圖其verilog代碼如下所示：module parallel_2_seriel(input 7:0 par1,input clk,input reset,input load_data_register,output reg serial_out,output reg sta

25、rt_flag);reg en;reg ser;reg 7:0count_main;reg 2:0count8;always(posedge clk)if(reset)ser=0;else if(en=1)case(count8)3d0: ser=par10;3d1: ser=par11;3d2: ser=par12;3d3: ser=par13;3d4: ser=par14;3d5: ser=par15;3d6: ser=par16;3d7: ser=par17;default:ser=0;endcasealways(posedge clk)if(reset)count_main=0;els

26、e if(en)count_main=count_main+1;elsecount_main=0;always(posedge clk)if(reset)en=0;else if(load_data_register)en=1;else if(count_main=255)en=0;always(posedge clk)if(reset)count8=0;else count8=count_main%8;always(posedge clk)if(reset)start_flag=0;else if(count8=1)start_flag=1;elsestart_flag=0;always(p

27、osedge clk)if(reset)serial_out=0;elseserial_out=ser;endmodule串并轉(zhuǎn)換模塊：將對應(yīng)的串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，其原理框圖如圖3-5所示。圖3-5串并轉(zhuǎn)換模塊原理框圖其verilog代碼如下所示：module seriel_2_parallel(input ser,input clk,input reset,input start_flag,output reg0:7 par2);reg 7:0par,par0;reg en;reg 2:0count8;always(posedge clk)if(reset)en=0;else if(st

28、art_flag)en=1;else if(count8=7)en=0;always(posedge clk)if(reset)begincount8=0;endelse if(en)count8=count8+1;elsecount8=0;always(negedge clk)if(reset)par=7b0;elsecase(count8)3d0:par0=ser;3d1:par1=ser;3d2:par2=ser;3d3:par3=ser;3d4:par4=ser;3d5:par5=ser;3d6:par6=ser;3d7:par7=ser;default: par=0;endcasea

29、lways(posedge clk)if(reset)beginpar2=7b0;par0=7b0;endelse if(count8=7)par0=par;else if(count8=0)par2=par0;endmodule解復(fù)用模塊：對32路數(shù)據(jù)進(jìn)行復(fù)用輸出，依次輸出系統(tǒng)，其原理框圖部分截圖如圖3-6所示。圖3-6 解復(fù)用模塊原理框圖部分截圖其verilog代碼如下所示：module switch_demux(input 7:0 par2,input4:0 sel_demux,inputclk,output reg7:0d_out0,d_out1,d_out2,d_out3,d_out

30、4,d_out5,d_out6,d_out7,d_out8,d_out9,output reg7:0d_out10,d_out11,d_out12,d_out13,d_out14,d_out15,d_out16,d_out17,d_out18,d_out19,output reg7:0d_out20,d_out21,d_out22,d_out23,d_out24,d_out25,d_out26,d_out27,d_out28,d_out29,output reg7:0d_out30,d_out31);always(posedge clk)case(sel_demux )5d0:d_out0=p

31、ar2;5d1:d_out1=par2;5d2:d_out2=par2;5d3:d_out3=par2;5d4:d_out4=par2;5d5:d_out5=par2;5d6:d_out6=par2;5d7:d_out7=par2;5d8:d_out8=par2;5d9:d_out9=par2;5d10:d_out10=par2;5d11:d_out11=par2;5d12:d_out12=par2;5d13:d_out13=par2;5d14:d_out14=par2;5d15:d_out15=par2;5d16:d_out16=par2;5d17:d_out17=par2;5d18:d_o

32、ut18=par2;5d19:d_out19=par2;5d20:d_out20=par2;5d21:d_out21=par2;5d22:d_out22=par2;5d23:d_out23=par2;5d24:d_out24=par2;5d25:d_out25=par2;5d26:d_out26=par2;5d27:d_out27=par2;5d28:d_out28=par2;5d29:d_out29=par2;5d30:d_out30=par2;5d31:d_out31=par2;default:begind_out0=0;d_out1=0;d_out2=0;d_out3=0;d_out4=

33、0;d_out5=0;d_out6=0;d_out7=0;d_out8=0;d_out9=0;d_out10=0;d_out11=0;d_out12=0;d_out13=0;d_out14=0;d_out15=0;d_out16=0;d_out17=0;d_out18=0;d_out19=0;d_out20=0;d_out21=0;d_out22=0;d_out23=0;d_out24=0;d_out25=0;d_out26=0;d_out27=0;d_out28=0;d_out29=0;d_out30=0;d_out31=0;endendcaseendmodule4、 仿真波形通過testb

34、ench模塊產(chǎn)生測試輸入，對各個模塊依次測試，最后將各個模塊添加到頂層圖中聯(lián)合測試，最終實(shí)現(xiàn)所需要的功能。其源代碼如下所示：timescale 1 ns/ 1 psmodule pcm_vlg_tst();reg clk;reg 7:0 d_in0,d_in1,d_in2,d_in3,d_in4,d_in5,d_in6,d_in7,d_in8,d_in9;reg 7:0 d_in10,d_in11,d_in12,d_in13,d_in14,d_in15,d_in16,d_in17,d_in18,d_in19;reg 7:0 d_in20,d_in21,d_in22,d_in23,d_in24,

35、d_in25,d_in26,d_in27,d_in28,d_in29;reg 7:0 d_in30,d_in31;reg frame_synch;reg reset;/ wires wire7:0d_out0,d_out1,d_out2,d_out3,d_out4,d_out5,d_out6,d_out7,d_out8,d_out9;wire7:0d_out10,d_out11,d_out12,d_out13,d_out14,d_out15,d_out16,d_out17,d_out18,d_out19;wire7:0d_out20,d_out21,d_out22,d_out23,d_out2

36、4,d_out25,d_out26,d_out27,d_out28,d_out29;wire7:0d_out30,d_out31;/ assign statements (if any) pcm i1 (/ port map - connection between master ports and signals/registers .clk(clk),.d_in0(d_in0),.d_in1(d_in1),.d_in2(d_in2),.d_in3(d_in3),.d_in4(d_in4),.d_in5(d_in5),.d_in6(d_in6),.d_in7(d_in7),.d_in8(d_

37、in8),.d_in9(d_in9),.d_in10(d_in10),.d_in11(d_in11),.d_in12(d_in12),.d_in13(d_in13),.d_in14(d_in14),.d_in15(d_in15),.d_in16(d_in16),.d_in17(d_in17),.d_in18(d_in18),.d_in19(d_in19),.d_in20(d_in20),.d_in21(d_in21),.d_in22(d_in22),.d_in23(d_in23),.d_in24(d_in24),.d_in25(d_in25),.d_in26(d_in26),.d_in27(d

38、_in27),.d_in28(d_in28),.d_in29(d_in29),.d_in30(d_in30),.d_in31(d_in31),.d_out0(d_out0),.d_out1(d_out1),.d_out2(d_out2),.d_out3(d_out3),.d_out4(d_out4),.d_out5(d_out5),.d_out6(d_out6),.d_out7(d_out7),.d_out8(d_out8),.d_out9(d_out9),.d_out10(d_out10),.d_out11(d_out11),.d_out12(d_out12),.d_out13(d_out1

39、3),.d_out14(d_out14),.d_out15(d_out15),.d_out16(d_out16),.d_out17(d_out17),.d_out18(d_out18),.d_out19(d_out19),.d_out20(d_out20),.d_out21(d_out21),.d_out22(d_out22),.d_out23(d_out23),.d_out24(d_out24),.d_out25(d_out25),.d_out26(d_out26),.d_out27(d_out27),.d_out28(d_out28),.d_out29(d_out29),.d_out30(

40、d_out30),.d_out31(d_out31),.frame_synch(frame_synch),.reset(reset);initial begin clk=0;forever #244 clk=clk;end initial begin d_in0=1bz;d_in1=0;d_in2=0;d_in3=0;d_in4=0;d_in5=0;d_in6=0;d_in7=0;d_in8=0;d_in9=0;d_in10=0;d_in11=0;d_in12=0;d_in13=0;d_in14=0;d_in15=0;d_in16=0;d_in17=0;d_in18=0;d_in19=0;d_

41、in20=0;d_in21=0;d_in22=0;d_in23=0;d_in24=0;d_in25=0;d_in26=0;d_in27=0;d_in28=0;d_in29=0;d_in30=0;d_in31=0; begin#244d_in0=0;#3416d_in1=1;#3904d_in2=2;#3904d_in3=3;#3904d_in4=4;#3904d_in5=5;#3904d_in6=6;#3904d_in7=7;#3904d_in8=8;#3904d_in9=9;#3904d_in10=10;#3904d_in11=11;#3904d_in12=12;#3904d_in13=13

42、;#3904d_in14=14;#3904d_in15=15;#3904d_in16=16;#3904d_in17=17;#3904d_in18=18;#3904d_in19=19;#3904d_in20=20;#3904d_in21=21;#3904d_in22=22;#3904d_in23=23;#3904d_in24=24;#3904d_in25=25;#3904d_in26=26;#3904d_in27=27;#3904d_in28=28;#3904d_in29=29;#3904d_in30=30;#3904d_in31=31;endforever begin#(3904)d_in0=d_in0+41;#(3904)d_in1=d_in1+41;#(3904)d_in2=d_in2+41;#(3904)d_in3=d_in3+41;#(3904)d_in4=d_in4+41;#(3904)d_in5=d_in5+41;#(3904)d_in6=d_in6+41;#(3904)d_in7=d_in7+41;#(3904)d_in8=d_in8+41;#(3904)d_