(2021年整理)EDA技術(shù)及應(yīng)用(第2版)朱正偉復(fù)習(xí)資料

1、eda技術(shù)及應(yīng)用(第2版)朱正偉復(fù)習(xí)資料eda技術(shù)及應(yīng)用(第2版)朱正偉復(fù)習(xí)資料 編輯整理：尊敬的讀者朋友們：這里是精品文檔編輯中心，本文檔內(nèi)容是由我和我的同事精心編輯整理后發(fā)布的，發(fā)布之前我們對(duì)文中內(nèi)容進(jìn)行仔細(xì)校對(duì)，但是難免會(huì)有疏漏的地方，但是任然希望（eda技術(shù)及應(yīng)用(第2版)朱正偉復(fù)習(xí)資料）的內(nèi)容能夠給您的工作和學(xué)習(xí)帶來(lái)便利。同時(shí)也真誠(chéng)的希望收到您的建議和反饋，這將是我們進(jìn)步的源泉，前進(jìn)的動(dòng)力。本文可編輯可修改，如果覺(jué)得對(duì)您有幫助請(qǐng)收藏以便隨時(shí)查閱，最后祝您生活愉快 業(yè)績(jī)進(jìn)步，以下為eda技術(shù)及應(yīng)用(第2版)朱正偉復(fù)習(xí)資料的全部?jī)?nèi)容。第一章1、eda的定義：以計(jì)算機(jī)為工作平臺(tái)，以eda軟

2、件工具為開(kāi)發(fā)環(huán)境，以硬件描述語(yǔ)言為設(shè)計(jì)語(yǔ)言，以asic為實(shí)現(xiàn)載體的電子產(chǎn)品自動(dòng)化設(shè)計(jì)過(guò)程。2、eda的三大特征：硬件描述語(yǔ)言、系統(tǒng)級(jí)仿真、綜合技術(shù)3、eda的設(shè)計(jì)方法:自上而下4、eda的核心：利用計(jì)算機(jī)完成電路設(shè)計(jì)的全程自動(dòng)化5、常用的eda工具及其作用：設(shè)計(jì)編輯器：一般支持圖形輸入，hdl文本輸入，波形圖輸入等仿真器：完成行為模型的表達(dá)、電子系統(tǒng)的建模、邏輯電路的驗(yàn)證以及門(mén)級(jí)系統(tǒng)的測(cè)試hdl綜合器:將軟件描述與給定的硬件結(jié)構(gòu)用某種網(wǎng)表文件的方式對(duì)應(yīng)起來(lái),成為相互的映射關(guān)系。適配器：將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中,使之產(chǎn)生最終的下載文件，下載器：在功能仿真與時(shí)序仿真正確的前提

3、下，將設(shè)計(jì)下載到對(duì)應(yīng)的實(shí)際器件中，實(shí)現(xiàn)硬件設(shè)計(jì)6、eda的設(shè)計(jì)流程：設(shè)計(jì)輸入（將設(shè)計(jì)的系統(tǒng)或電路按照eda開(kāi)發(fā)軟件要求的文本方式或圖形方式表示出來(lái),并送入計(jì)算機(jī)的過(guò)程。）綜合(由高層次描述自動(dòng)轉(zhuǎn)換為低層次描述的過(guò)程,是eda技術(shù)的核心。）適配（將綜合后的網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作.）仿真(功能仿真：對(duì)邏輯功能進(jìn)行模擬測(cè)試，看是否符合設(shè)計(jì)及要求；時(shí)序仿真：包含硬件特性參數(shù)，仿真精度高）目標(biāo)器件的編程下載（將編程數(shù)據(jù)發(fā)放到具體的可編程器件中去）硬件測(cè)試(fpga或cpld直接用于應(yīng)用系統(tǒng)的檢測(cè)中）第二章1、pld的基本結(jié)構(gòu)：輸入緩沖器、與陣列、或陣列、輸出緩沖器；電路的核心是由

4、門(mén)電路構(gòu)成的與陣列、或陣列，邏輯函數(shù)靠它們實(shí)現(xiàn).與陣列產(chǎn)生乘積項(xiàng)，或陣列產(chǎn)生乘積項(xiàng)之和。2、pld的分類：簡(jiǎn)單pld：prom：與門(mén)陣列固定，或門(mén)陣列可編程。優(yōu)點(diǎn)：價(jià)格低、易編程性能可預(yù)測(cè)。不足：規(guī)模大、速度低、功耗高。pla：與陣列和或陣列均可編程。特點(diǎn)使用靈活，運(yùn)行速度慢，價(jià)格高,缺少高質(zhì)量的支持軟件，使用不廣泛。pal:與陣列可編程，或陣列固定，即乘積項(xiàng)可若干，數(shù)目固定。特點(diǎn)：性能速度較高。有幾種固定的輸出結(jié)構(gòu),不同結(jié)構(gòu)對(duì)應(yīng)不同的型號(hào)。gal;即通用陣列邏輯器件，與陣列和pal的類似，或陣列及輸出寄存器則采用olmc輸出邏輯宏單元olmc最多有8個(gè)或項(xiàng)，每個(gè)或項(xiàng)最多有32個(gè)與項(xiàng).復(fù)雜pl

5、d:(1)cpld-復(fù)雜可編程邏輯器件（2）fpga-現(xiàn)場(chǎng)可編程門(mén)陣列(3）isp-在系統(tǒng)可編程邏輯器件3、pld的互聯(lián)結(jié)構(gòu):（1)確定型：除fpga外的pld器件 布線每次相同。（2)統(tǒng)計(jì)型：fpga每次布線模式不同,設(shè)計(jì)者提出約束模式。4、pld相對(duì)于mcu的優(yōu)勢(shì)：運(yùn)行速度、復(fù)位、程序“跑飛5、cpld/fpga的優(yōu)勢(shì)：高速性、高可靠性、編程方式、標(biāo)準(zhǔn)化設(shè)計(jì)語(yǔ)言6、常用的可編程邏輯器件： cpld和fpga7、cpld 的結(jié)構(gòu): 可編程邏輯功能塊(fb）；可編程i/o單元；可編程內(nèi)部連線.cpld最基本的單元是宏單元，由邏輯陣列、乘積項(xiàng)選擇矩陣和可編程觸發(fā)器組成.8、fpga器件的內(nèi)部結(jié)構(gòu)

6、為邏輯單元陣列(lca）包括：可編程輸入/輸出模塊、核心陣列是可編程邏輯塊、可編程內(nèi)部連線9、fpga的分類:（1）查找表型fpga的可編程邏輯塊（clb)是查找表，由查找表構(gòu)成函數(shù)發(fā)生器,通過(guò)查找表實(shí)現(xiàn)邏輯函數(shù)，查找表的物理結(jié)構(gòu)是靜態(tài)存儲(chǔ)器（sram）。查找表本質(zhì)上是一個(gè)ram大部分fpga都是基于sram工藝的，而sram工藝的芯片在掉電后信息就會(huì)丟失，一定需要外加一片專用配置芯片(2)多路開(kāi)關(guān)型fpga的可編程邏輯塊(clb)是可配置的多路開(kāi)關(guān)。(3）多路與非門(mén)型結(jié)構(gòu)fpga的結(jié)構(gòu)是基于一個(gè)與或-異或邏輯塊。10、可編程邏輯器件的測(cè)試技術(shù):（1)內(nèi)部邏輯測(cè)試（2）jtag邊界掃描邊界掃描

7、的引腳功能：tdi-測(cè)試數(shù)據(jù)輸入；tdo測(cè)試數(shù)據(jù)輸出;tms測(cè)試模式選擇；tck測(cè)試時(shí)鐘輸入；trst測(cè)試復(fù)位輸入11、指令寄存器。用來(lái)決定是否進(jìn)行測(cè)試或訪問(wèn)數(shù)據(jù)寄存器操作。旁路寄存器。這個(gè)l位寄存器用來(lái)提供tdi和tdo的最小串行通道。邊界掃描寄存器。由器件引腳上的所有邊界掃描單元構(gòu)成。12、cpld/fpga的編程與配置 1）基于電可擦除存儲(chǔ)單元的eeprom或flash技術(shù)。cpld一般使用此技術(shù)進(jìn)行編程。2)基于sram查找表的編程單元。對(duì)該類器件，編程信息是保存在sram中的，sram在掉電后編程信息立即丟失，在下次上電后,還需要重新載入編程信息.因此該類器件的編程一般稱為配置。大部

8、分fpga采用該種編程工藝。3）基于一次性可編程反熔絲編程單元對(duì)于基于sram lut結(jié)構(gòu)的fpga器件,由于是易失性器件使之需要在上電后必須進(jìn)行一次配置，需要一個(gè)加載過(guò)程。13、fpga的配置方式:（1）fpga專用配置器件（2）使用單片機(jī)配置fpga （3）使用cpld配置fpga14、fpga和cpld在開(kāi)發(fā)應(yīng)用上的選擇:如果設(shè)計(jì)中使用到大量觸發(fā)器，例如設(shè)計(jì)一個(gè)復(fù)雜的時(shí)序邏輯，那么使用fpga就是一個(gè)很好選擇。 同時(shí)pld擁有上電即可工作的特性,而大部分fpga需要一個(gè)加載過(guò)程，所以，如果系統(tǒng)要可編程邏輯器件上電就要工作，那么就應(yīng)該選擇pld。要嵌入cpu核或者dsp模塊，選擇fpga。

9、編程：在邏輯設(shè)計(jì)時(shí)可以在沒(méi)有設(shè)計(jì)具體電路時(shí),就把cpld/fpga焊接在印制電路板上，然后在設(shè)計(jì)調(diào)試時(shí)可以一次又一次地改變整個(gè)電路的硬件邏輯關(guān)系，而不必改變電路板的結(jié)構(gòu).配置：在掉電后編程信息立即失效,在下次上電后，還需要重新載入編程信息，此類編程成為配置。 第三章1、原理圖輸入設(shè)計(jì)方法的編輯規(guī)則:1）引腳名稱：不區(qū)分大小寫(xiě)，第一個(gè)字符必須為英文，以后可用下劃線、數(shù)字等組合下劃線前后要有字母或數(shù)字“/“”“”都是非法的2）節(jié)點(diǎn)名稱：顯示為一條細(xì)線，命名規(guī)則與引腳名稱相同3）總線名稱：顯示一條粗線，代表很多節(jié)點(diǎn)的組合。名稱后加m.。n ,m,n 均為正數(shù)，大小不規(guī)定。如address0.74）文

10、件名稱 ：任何字符,32字符，擴(kuò)展名為。bdf。仿真波形文件的擴(kuò)展名為。vwf。元件符號(hào)圖文件的擴(kuò)展名為。sym5）項(xiàng)目名稱 :項(xiàng)目?jī)?nèi)相同程序的不同類型文件,名稱相同，擴(kuò)展名不同；功能不同的可用不同文件名,但項(xiàng)目名稱必須與最高層的電路設(shè)計(jì)文件名稱相同。2、原理圖底層電路設(shè)計(jì)：原理圖由若干個(gè)元件組合而成，當(dāng)有些元件是多個(gè)簡(jiǎn)單元件的組合電路時(shí)，為了精確仿真組合元件的特性，必須單獨(dú)設(shè)計(jì)組合元件的原理圖設(shè)計(jì)，這種設(shè)計(jì)稱為底層電路設(shè)計(jì).3、原理圖頂層電路設(shè)計(jì)：當(dāng)所有的底層元件多設(shè)計(jì)完畢并生成包裝好的單一元件后，再設(shè)計(jì)一個(gè)總原理圖，把所有的底層元件調(diào)出來(lái),進(jìn)行導(dǎo)線連接、仿真、編程下載，這種設(shè)計(jì)稱為頂層電路

11、設(shè)計(jì).4、分層設(shè)計(jì)的好處:增強(qiáng)設(shè)計(jì)的可讀性,避免在設(shè)計(jì)中出現(xiàn)大量復(fù)雜的組合邏輯影響檢查和測(cè)試效率有利于進(jìn)行模塊復(fù)制，需要復(fù)制的電路模塊可以先封裝成底層元件，再在頂層設(shè)計(jì)中重復(fù)調(diào)用5、分層設(shè)計(jì)的要點(diǎn)在底層文件設(shè)計(jì)完成后執(zhí)行filecreate default symbol 命令并編譯（quartus ii自動(dòng)完成）在頂層文件中，調(diào)用底層設(shè)計(jì)時(shí)頂層文件不能與底層文件名字相同6、用quartus ii圖形編輯方式生成的圖形文件的擴(kuò)展名為。gdf或。bdf.建立工程目錄的需注意:文件的路徑不能包含漢字，不能用空格保存的文件名不要和庫(kù)文件名相同，如and2、7402等等 7、設(shè)置仿真終止時(shí)間的意義：規(guī)定

12、何時(shí)終止施加輸入向量。8、設(shè)置仿真柵格單位的意義:規(guī)定每個(gè)柵格的最小時(shí)間單位 ，時(shí)間值顯示在每個(gè)柵格豎線的上方。仿真柵格單位是設(shè)置時(shí)鐘周期的最小單位，即時(shí)鐘周期最小等于柵格單位，最大等于柵格單位的倍數(shù)。9、在波形文件存盤(pán)操中，系統(tǒng)自動(dòng)將波形文件名設(shè)置設(shè)計(jì)文件名同名，但文件類型是。vwf。鎖定引腳后還需要對(duì)設(shè)計(jì)文件重新編譯，產(chǎn)生設(shè)計(jì)電路的下載文件（。sof）。10、分配引線端子后一定要重新編譯；同理，對(duì)原理圖做任何修改后，也一定要重新編譯11、quartus ii中各種類型文件后綴名：工程名.qpf 原理圖.bdf 波形仿真文件。vwf vhdl源文件.vhd 底層文件生成的符號(hào)文件。bsf 下

13、載文件 .pof for cpld .sof for fpga第四章1、什么是vhdl：very high speed integrated hardware description language （vhdl）-超高速集成電路vhsic）硬件描述語(yǔ)言2、常用硬件描述語(yǔ)言:常用硬件描述語(yǔ)言有vhdl、verilog和abel語(yǔ)言。對(duì)比:(1） 邏輯描述層次：層次由高到低依次可分為行為級(jí)、rtl級(jí)和門(mén)電路級(jí)；vhdl語(yǔ)言是一種高級(jí)描述語(yǔ)言，適用于行為級(jí)和rtl級(jí)的描述，最適于描述電路的行為；verilog語(yǔ)言和abel語(yǔ)言是一種較低級(jí)的描述語(yǔ)言,適用于rtl級(jí)和門(mén)電路級(jí)的描述，最適于描述門(mén)級(jí)電

14、路。 (2） 設(shè)計(jì)要求：vhdl進(jìn)行電子系統(tǒng)設(shè)計(jì)時(shí)可以不了解電路的結(jié)構(gòu)細(xì)節(jié)，設(shè)計(jì)者所做的工作較少；verilog和abel語(yǔ)言進(jìn)行電子系統(tǒng)設(shè)計(jì)時(shí)需了解電路的結(jié)構(gòu)細(xì)節(jié),設(shè)計(jì)者需做大量的工作。（3) 綜合過(guò)程:vhdl語(yǔ)言源程序的綜合通常要經(jīng)過(guò)行為級(jí)rtl級(jí)門(mén)電路級(jí)的轉(zhuǎn)化，而verilog語(yǔ)言和abel語(yǔ)言源程序的綜合經(jīng)過(guò)rtl級(jí)門(mén)電路級(jí)的轉(zhuǎn)化。(4) 對(duì)綜合器的要求：vhdl描述語(yǔ)言層次較高,不易控制底層電路,因而對(duì)綜合器的性能要求較高,verilog和abel對(duì)綜合器的性能要求較低.3、vhdl的特點(diǎn):vhdl主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。(1） 與其他的硬件描述語(yǔ)言相比,vh

15、dl具有更強(qiáng)的行為描述能力.(2) vhdl具有豐富的仿真語(yǔ)句和庫(kù)函數(shù). (3） 用vhdl完成一個(gè)確定的設(shè)計(jì)，可以利用eda工具進(jìn)行邏輯綜合和優(yōu)化,并自動(dòng)把vhdl描述設(shè)計(jì)轉(zhuǎn)變成門(mén)級(jí)網(wǎng)表。（4） vhdl對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性。（5) 由于vhdl具有類屬描述語(yǔ)句和子程序調(diào)用等功能. (6) vhdl的生命周期長(zhǎng)，移植性好。4、vhdl程序設(shè)計(jì)約定：語(yǔ)句結(jié)構(gòu)描述中方括號(hào)“ ”內(nèi)的內(nèi)容為可選內(nèi)容。 程序文字的大小寫(xiě)是不加區(qū)分的。 程序中的注釋使用雙橫線“-”。 層次縮進(jìn)格式：同一層次的對(duì)齊，低層次的較高層次的縮進(jìn)兩個(gè)字符. 各個(gè)源程序文件的命名均與其實(shí)體名一致。 保存的位置一定不能放在根目

16、錄下。5、vhdl的基本結(jié)構(gòu)：注意：實(shí)體名實(shí)際上是器件名，最好用相應(yīng)功能來(lái)確定，如counter4b，adder8b。注意不能用prim等庫(kù)的元件注意：in 信號(hào)只能被引用，不能被賦值out 信號(hào)只能被賦值,不能被引用buffer 信號(hào)可以被引用，也可以被賦值簡(jiǎn)單地說(shuō)= 或 : = in端口 out端口 = 或 ： = buffer端口 = 或 : = buffer端口6、結(jié)構(gòu)體（architecture) 結(jié)構(gòu)體（architecture）是設(shè)計(jì)實(shí)體的一個(gè)重要部分,結(jié)構(gòu)體將具體實(shí)現(xiàn)一個(gè)實(shí)體。每一個(gè)實(shí)體都有一個(gè)或一個(gè)以上的結(jié)構(gòu)體,每個(gè)結(jié)構(gòu)體對(duì)應(yīng)著實(shí)體不同結(jié)構(gòu)和算法實(shí)現(xiàn)方案，其間的各個(gè)結(jié)構(gòu)體的地

17、位是同等的，它們完整地實(shí)現(xiàn)了實(shí)體的行為. 實(shí)體與結(jié)構(gòu)體的關(guān)系:一個(gè)設(shè)計(jì)實(shí)體可有多個(gè)結(jié)構(gòu)體，代表實(shí)體的多種實(shí)現(xiàn)方式。各個(gè)結(jié)構(gòu)體的地位相同。 注：實(shí)體名必須是所在設(shè)計(jì)實(shí)體的名字,而結(jié)構(gòu)體名可以由設(shè)計(jì)者自己選擇，但當(dāng)一個(gè)實(shí)體具有多個(gè)結(jié)構(gòu)體時(shí)，同一實(shí)體的結(jié)構(gòu)體不能同名。7、功能描述語(yǔ)句結(jié)構(gòu) 功能描述語(yǔ)句結(jié)構(gòu)可以含有五種不同類型的、以并行方式工作的語(yǔ)句結(jié)構(gòu)。各語(yǔ)句結(jié)構(gòu)的基本組成和功能分別是: (1） 塊語(yǔ)句是由一系列并行執(zhí)行語(yǔ)句構(gòu)成的組合體. （2) 進(jìn)程語(yǔ)句定義順序語(yǔ)句模塊. (3） 信號(hào)賦值語(yǔ)句將設(shè)計(jì)實(shí)體內(nèi)的處理結(jié)果向定義的信號(hào)或界面端口進(jìn)行賦值。 (4） 子程序調(diào)用語(yǔ)句用于調(diào)用一個(gè)已設(shè)計(jì)好的子程序

18、. （5） 元件例化語(yǔ)句對(duì)其他的設(shè)計(jì)實(shí)體作元件調(diào)用說(shuō)明。 8、case語(yǔ)句：表達(dá)真值表case表達(dá)式iswhen順序語(yǔ)句；end case;9、元件例化語(yǔ)句 component 元件名port(端口名表);end component；10、并置操作符：“ & 11、buffer并非是一種特殊的硬件端口結(jié)構(gòu),只是一種功能描述，作為內(nèi)部輸出信號(hào)可以反饋到實(shí)體內(nèi)部。第五章 1、信號(hào)與變量的區(qū)別：信號(hào)最后一次賦值才有效library ieee;use ieee。std_logic_1164。all；use ieee.std_logic_unsigned。all;entity tvs isport( a

19、，b,c : in std_logic_vector( 3 downto 0);x,y ： out std_logic_vector（3 downto 0）;end tvs;architecture tvs_arch of tvs issignal d ： std_logic_vector(3 downto 0)；beginprocess（a，b,c） begin d=a；x=b+d;d=c;y=b+d；end process； 運(yùn)行結(jié)果為： x=b+c； y= b+c;process （a,b，c)variable d： std_logic_vector（3 downto 0)；begind

20、 ：=a;x =b+d；d ：=c;y =b+d；end process;運(yùn)行結(jié)果為： x = b+a; y = b+c;2、邏輯運(yùn)算： signal a ,b，c ： std_logic_vector (3 downto 0) ； signal d，e，f,g : std_logic_vector (1 downto 0） ； signal h，i，j，k : std_logic ； signal l,m,n，o，p ： boolean ； 。. a=b and c； -b、c相與后向a賦值 d=e or f or g ; -兩個(gè)操作符or相同，不需要加括號(hào) h=（i nand j)nand

21、 k ; -nand不屬于and,or，nor之中的一種,必須加括號(hào) l=（m xor n）and（o xor p）; 操作符不同，必須加括號(hào) h=i and j and k ; 操作符相同,不必加括號(hào) h=i and j or k ; -操作符不同，未加括號(hào)，表達(dá)錯(cuò)誤 a=b and e ； -b，e的位矢長(zhǎng)度不一致，表達(dá)錯(cuò)誤 h=i or l ; . 不同數(shù)據(jù)類型 不能相互作用，表達(dá)錯(cuò)誤 3、vhdl順序語(yǔ)句： 順序語(yǔ)句(sequential staements）和并行語(yǔ)句（concurrent statements）是vhdl程序設(shè)計(jì)中兩大基本描述語(yǔ)句系列. 順序語(yǔ)句是相對(duì)于并行語(yǔ)句而言

22、的，其特點(diǎn)是每一條順序語(yǔ)句的執(zhí)行(指仿真執(zhí)行)順序是與它們的書(shū)寫(xiě)順序基本一致的。 順序語(yǔ)句只能出現(xiàn)在進(jìn)程（process）和子程序中。在vhdl中，一個(gè)進(jìn)程是由一系列順序語(yǔ)句構(gòu)成的，而進(jìn)程本身屬并行語(yǔ)句，在同一設(shè)計(jì)實(shí)體中，所有的進(jìn)程是并行執(zhí)行的。然而任一給定的時(shí)刻內(nèi),在每一個(gè)進(jìn)程內(nèi),只能執(zhí)行一條順序語(yǔ)句。vhdl有如下六類基本順序語(yǔ)句:賦值語(yǔ)句；轉(zhuǎn)向控制語(yǔ)句;等待語(yǔ)句；子程序調(diào)用語(yǔ)句；返回語(yǔ)句；空操作語(yǔ)句。（3） if 條件1then 語(yǔ)句 elsif 條件2then 語(yǔ)句 else 語(yǔ)句 end if； 4、if語(yǔ)句： （1） if 條件 then 語(yǔ)句 end if； (2） if 條件

23、then 語(yǔ)句 else 語(yǔ)句 end if;case語(yǔ)句 case 表達(dá)式 iswhen 值1= 語(yǔ)句a；when 值2= 語(yǔ)句b;。when others= 語(yǔ)句c；end case for 循環(huán)for循環(huán)語(yǔ)句的一般形式為：循環(huán)標(biāo)號(hào): for 循環(huán)變量 in 循環(huán)次數(shù)范圍 loop 順序處理語(yǔ)句begin process(a） begin tmp=0； for n in 0 to 7 loop-for循環(huán)語(yǔ)句 tmp=tmp xor a(n）; end loop; y=tmp; end process；end behave；【例5-11】-8位奇偶校驗(yàn)電路library ieee；use

24、ieee.std_logic_1164。all;entity p_check is port（a: in std_logic_vector(7 downto 0）； y： out std_logic）；end p_check;architecture behave of p_check is signal tmp: std_logic; end loop循環(huán)標(biāo)號(hào)；y=0 偶數(shù)個(gè)1y=1 奇數(shù)個(gè)1 6、vhdl并行語(yǔ)句：其執(zhí)行方式與書(shū)寫(xiě)的順序無(wú)關(guān)。在執(zhí)行中，并行語(yǔ)句之間可以有信息往來(lái)，也可以是互為獨(dú)立、互不相關(guān)、異步運(yùn)行的。每一并行語(yǔ)句內(nèi)部的語(yǔ)句運(yùn)行方式可以有2種不同的方式，即并行執(zhí)行方式(如塊

25、語(yǔ)句）和順序執(zhí)行方式（如進(jìn)程語(yǔ)句)。并行語(yǔ)句主要有7種: 進(jìn)程語(yǔ)句(process statements）； 塊語(yǔ)句（block statements)； 并行信號(hào)賦值語(yǔ)句(concurrent signal assignments）； 條件信號(hào)賦值語(yǔ)句（selected signal assignments)； 元件例化語(yǔ)句（component instantiations); 生成語(yǔ)句(generate statements）； 并行過(guò)程調(diào)用語(yǔ)句（concurrent procedure calls）。7、 進(jìn)程語(yǔ)句process語(yǔ)句格式 進(jìn)程標(biāo)號(hào)：process（敏感信號(hào)參數(shù)表）is 進(jìn)

26、程說(shuō)明部分 begin 順序描述語(yǔ)句 end process進(jìn)程標(biāo)號(hào)； process語(yǔ)句的組成 process語(yǔ)句結(jié)構(gòu)是由3個(gè)部分組成的，即進(jìn)程說(shuō)明部分、順序描述語(yǔ)句部分和敏感信號(hào)參數(shù)表. (1） 進(jìn)程說(shuō)明部分主要定義一些局部量，可包括數(shù)據(jù)類型、常數(shù)、屬性、子程序等。但需注意,在進(jìn)程說(shuō)明部分中不允許定義信號(hào)和共享變量。 （2） 順序描述語(yǔ)句部分可分為賦值語(yǔ)句、進(jìn)程啟動(dòng)語(yǔ)句、子程序調(diào)用語(yǔ)句、順序描述語(yǔ)句和進(jìn)程跳出語(yǔ)句等. (3) 敏感信號(hào)參數(shù)表需列出用于啟動(dòng)本進(jìn)程可讀入的信號(hào)名(當(dāng)有wait語(yǔ)句時(shí)例外). 敏感信號(hào)表的特點(diǎn):(1）、同步進(jìn)程的敏感信號(hào)表中只有時(shí)鐘信號(hào).(2）、異步進(jìn)程敏感信號(hào)表

27、中除時(shí)鐘信號(hào)外，還有其它信號(hào).進(jìn)程語(yǔ)句有如下特點(diǎn)：（3）、如果有 wait 語(yǔ)句，則不允許有敏感信號(hào)表。(1)可以和其它進(jìn)程語(yǔ)句同時(shí)執(zhí)行，并可以存取結(jié)構(gòu)體和實(shí)體中所定義的信號(hào)；(2)進(jìn)程中的所有語(yǔ)句都按照順序執(zhí)行；(3)為啟動(dòng)進(jìn)程，在進(jìn)程中必須包含一個(gè)敏感信號(hào)表或wait語(yǔ)句；(4)進(jìn)程之間的通信是通過(guò)信號(hào)量來(lái)實(shí)現(xiàn)的。 if(selx=0）then temp=a; else temp=b； end if；end process p_a；p_b:process(temp,c，sely） begin if （sely=0） then data_out=temp； else data_out=c；

28、end if；end process p_b；end ex；8、畫(huà)出下面程序的信號(hào)圖:entity mul is port(a,b，c，selx，sely：in bit; data_out:out bit）；end mul；architecture ex of mul issignal temp：bit；beginp_a:process(a，b，selx） begin并行信號(hào)賦值語(yǔ)句：1、 簡(jiǎn)單信號(hào)賦值語(yǔ)句:信號(hào)賦值目標(biāo)=表達(dá)式;2、 條件信號(hào)賦值語(yǔ)句：賦值目標(biāo)=表達(dá)式1 when 賦值條件1 else 表達(dá)式2 when 賦值條件2 else .。. 表達(dá)式n；3、 選擇信號(hào)賦值語(yǔ)句:wit

29、h 選擇表達(dá)式 select 賦值目標(biāo)信號(hào)= 表達(dá)式1 when 選擇值1, 表達(dá)式2 when 選擇值2, 。.。 表達(dá)式n when 選擇值n； 注意： 選擇信號(hào)賦值語(yǔ)句本身不能在進(jìn)程中應(yīng)用，但其功能卻與進(jìn)程中的case語(yǔ)句的功能相似。 選擇信號(hào)語(yǔ)句中也有敏感量,即關(guān)鍵詞with旁的選擇表達(dá)式。 選擇信號(hào)賦值語(yǔ)句不允許有條件重疊現(xiàn)象,也不允許存在條件涵蓋不全的情況，為了防止這種情況出現(xiàn)，可以在語(yǔ)句的最后加上“表達(dá)式when others”子句。 另外,選擇信號(hào)賦值語(yǔ)句的每個(gè)子句是以“,號(hào)結(jié)束的，只有最后一個(gè)子句才是以“;”號(hào)結(jié)束。用case語(yǔ)句實(shí)現(xiàn)下面程序功能： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity decoder is port（a,b,c：in std_logic; data1，data2：in std_logic; dataout：out std_logic)； end decoder； architecture concunt of decoder is signal instruction： s