計(jì)組實(shí)驗(yàn)報(bào)告

1、精品文檔計(jì)算機(jī)組成原理實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)一寄存器組成實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康模?）熟悉D觸發(fā)器的功能及使用方法。（2）掌握寄存器文件的邏輯組成及使用方法。、實(shí)驗(yàn)內(nèi)容（1）掌握Quartus II的使用方法，能夠進(jìn)行數(shù)字電路的設(shè)計(jì)及仿真。（2）驗(yàn)證Quartus II 所提供D觸發(fā)器的功能及使用方法。（3） 設(shè)計(jì)具有1個(gè)讀端口、 1個(gè)寫端口的寄存器文件，并進(jìn)行存取操作仿真/驗(yàn)證。三、實(shí)驗(yàn)原理及方案Quartus II提供了多種類型的觸發(fā)器模塊，如D觸發(fā)器、T觸發(fā)器等。固定特性的觸發(fā)器模塊有不同的型號(hào)，參數(shù)化的觸發(fā)器模塊有l(wèi)pm_ff、lpm_dff、lpm_tff等。D觸發(fā)器常來(lái)構(gòu)建寄存器。本次實(shí)驗(yàn)我們用 Q

2、uartus II中提供的8為D觸發(fā)器模塊，實(shí)現(xiàn)了一個(gè)8疋bits 的寄存器組，因此，操作地址均為3位，數(shù)據(jù)均為8位。由于要求讀寫端口分離，因此，讀操作的相關(guān)引腳有地址raddr2.0、數(shù)據(jù)輸出 q7.O，寫操作的相關(guān)引腳有地址waddr2.O、數(shù)據(jù)輸入data7.O、寫使能wen。其中，省略讀使能信號(hào)可以簡(jiǎn)化控制， 即數(shù)據(jù)輸出不受限制。寄存器文件通過(guò)寫地址waddr2.O、寫使能wen信號(hào)來(lái)實(shí)現(xiàn)觸發(fā)器的寫入控制，通過(guò)讀地址raddr2.O信號(hào)來(lái)控制觸發(fā)器的數(shù)據(jù)輸出選擇。其連接電路原理如圖所示。寫使能數(shù)據(jù)輸岀寫譯碼器&讀選擇器寄存器文件的組成則 由 此， 可 在 Quartus II 中 連接

3、 原理 圖四、實(shí)驗(yàn)結(jié)果仿真波形如下:Vane卩ID.q 71933. p m叩12 DEis.onJLIEA 1rLl*J D 9肚n*711； 64* kJn首卜 iii qX E；cTTid mjj9 Ur五、小結(jié)通過(guò)此次實(shí)驗(yàn)，我們學(xué)會(huì)了Quartus II的原理圖的構(gòu)造方法，以及仿真方法，并且使用lpm_dff作為三態(tài)門，控制數(shù)據(jù)的輸入，并且在輸出時(shí)，用lpm_mux選擇每個(gè)寄存器的數(shù)據(jù)輸出。最后，在本次實(shí)驗(yàn)中，我們重新鞏固了課堂學(xué)習(xí)的內(nèi)容，也對(duì)寄存器加深了了解，相信我們會(huì)通過(guò)實(shí)驗(yàn)在計(jì)組的學(xué)習(xí)道路上越走越遠(yuǎn)。實(shí)驗(yàn)二運(yùn)算器組成實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康?1) 熟悉加/減法器的功能及使用方法。(2)

4、掌握算術(shù)邏輯部件(ALU)的功能及其邏輯組成。(3) 加深對(duì)運(yùn)算器工作原理的理解。實(shí)驗(yàn)內(nèi)容(1) 驗(yàn)證Quartus II所提供加/減法器的功能及使用方法。(2) 設(shè)計(jì)具有加法、減法、邏輯與、邏輯非 4種功能的ALU,并進(jìn)行功能仿真/驗(yàn)證。三、實(shí)驗(yàn)原理及方法本實(shí)驗(yàn)所要求的ALU數(shù)據(jù)寬度為8位、具有4種算術(shù)及邏輯運(yùn)算功能，其功能選擇引腳記為SEL1SELO。該ALU實(shí)現(xiàn)的具體功能如表 1所示，其中，算術(shù)運(yùn)算可以實(shí)現(xiàn)有符 號(hào)數(shù)、無(wú)符號(hào)數(shù)的運(yùn)算功能。表1 ALU功能表功能選擇實(shí)現(xiàn)功能SEL1 SEL0操作助記符功能函數(shù)00加法ADDF= A+ B01減法SUBF= A- B10邏輯與ANDF= A

5、B11邏輯非NOTF= AALU的加法、減法功能可由Quartus II 提供的lpm_add_sub模塊實(shí)現(xiàn)，邏輯與、邏輯非功能可由 Quartus II 提供的lpm_and、lpm_inv 模塊實(shí)現(xiàn)。Quartus II 中，lpm_開頭的 模塊均為參數(shù)化模塊，使用時(shí)可以自定義其功能參數(shù)，如lpm_add_sub是一種參數(shù)化加/減法器，可以定義其實(shí)現(xiàn)功能、數(shù)據(jù)寬度、結(jié)果狀態(tài)等。本實(shí)驗(yàn)所要求 ALU的邏輯結(jié)構(gòu)如圖所示，控制形成電路負(fù)責(zé)產(chǎn)生各功能模塊的控制信 號(hào)，本實(shí)驗(yàn)中與門、 非門無(wú)需控制是特例；狀態(tài)形成電路負(fù)責(zé)產(chǎn)生4個(gè)狀態(tài)標(biāo)志，分別是零標(biāo)志ZF、進(jìn)位/借位標(biāo)志CF、溢出標(biāo)志 OF結(jié)果符號(hào)

6、標(biāo)志 SF。數(shù)據(jù)輸入數(shù)據(jù)輸入功能輸入狀態(tài)輸出數(shù)據(jù)輸出FALU邏輯結(jié)構(gòu)本實(shí)驗(yàn)原理如圖所示:四、實(shí)驗(yàn)結(jié)果仿真波形為:9 p =3D D t:u.o1 1ia.oeLfl.Qn u1國(guó)匸5 1(_Ld 1S 1=廠410crS iQJ53 CUtpitE5 -ILS 1r15-SJszi召i五、小結(jié)這次通過(guò)此次實(shí)驗(yàn)，我們通過(guò) Quartus II 構(gòu)造了一個(gè)簡(jiǎn)單的 ALU,我們了解到了 ALU基本 構(gòu)造方式，深化了對(duì)ALU的了解，而且我們學(xué)到了數(shù)字電路的編碼方式以及計(jì)算方式，鞏固了之前所學(xué)，受益匪淺。實(shí)驗(yàn)三存儲(chǔ)器組成實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康模?）熟悉半導(dǎo)體存儲(chǔ)器的存取方法。（2）掌握存儲(chǔ)器的擴(kuò)展方法。（3）

7、掌握存儲(chǔ)器與總線的連接方法。二、實(shí)驗(yàn)內(nèi)容（1）驗(yàn)證Quartus II 所提供半導(dǎo)體存儲(chǔ)器的功能及使用方法。（2） 設(shè)計(jì)一個(gè)讀/寫端口分離的256X 8bit的存儲(chǔ)器，地址空間中前一半只讀、后一半可讀可寫，并進(jìn)行存取操作仿真/驗(yàn)證。（3）將上述存儲(chǔ)器連接到地址/數(shù)據(jù)復(fù)用的總線上，并進(jìn)行存、取操作仿真/驗(yàn)證。三、實(shí)驗(yàn)原理及方案1、半導(dǎo)體存儲(chǔ)器的操作Quartus II提供了多種類型的半導(dǎo)體存儲(chǔ)器模塊，如lpm_dq、lpm_dp、lpm_rom等，這些模塊均均為同步存儲(chǔ)器，可以自定義存儲(chǔ)字長(zhǎng)、存儲(chǔ)字?jǐn)?shù)。本實(shí)驗(yàn)中要求存儲(chǔ)字長(zhǎng)為8位即可。以8位字長(zhǎng)、256個(gè)存儲(chǔ)單元、讀/寫端口分離的存儲(chǔ)器lpm_d

8、q為例，其I/O引腳如圖 4所示。其中，data7.O 、q7.O分別為數(shù)據(jù)輸入、數(shù)據(jù)輸出引腳，wren為寫操作（寫使能）信號(hào)、高電平有效，clock為同步操作的時(shí)鐘信號(hào)。data7.0q7.0wre naddress7.0clock圖4 lpm_dq引腳示例對(duì)lpm_dq的操作有讀、寫兩種。寫操作（wren=1）時(shí)，數(shù)據(jù)在clock上升沿時(shí)鎖存并寫入到存儲(chǔ)單元中。讀操作（wren=0）時(shí)，數(shù)據(jù)在clock上升沿后一段時(shí)間輸出到引腳（功 能仿真時(shí)延遲可忽略、實(shí)時(shí)仿真時(shí)延遲為1個(gè)時(shí)鐘左右）。2、存儲(chǔ)器與總線連接的設(shè)計(jì)與驗(yàn)證本實(shí)驗(yàn)中存儲(chǔ)器lpm_dq連接的總線要求是地址/數(shù)據(jù)復(fù)用總線，即存儲(chǔ)器的地

9、址引腳、 數(shù)據(jù)引腳連接到同一組總線上。而存儲(chǔ)器lpm_dq是讀/寫端口分離的，即數(shù)據(jù)輸入引腳、 數(shù)據(jù)輸出引腳是不同的引腳。因此，本實(shí)驗(yàn)中存儲(chǔ)器lpm_dq的address7.0 、data7.0、q7.0引腳同時(shí)連接到同一組總線bus7.0上?？偩€操作的基本要求是，同時(shí)只允許一個(gè)設(shè)備向總線發(fā)送信息，允許多個(gè)設(shè)備從總線接收信息。因此，本實(shí)驗(yàn)中，存儲(chǔ)器 lpm_dq的地址信號(hào)、數(shù)據(jù)輸入信號(hào)、數(shù)據(jù)輸出信號(hào)須分 時(shí)與總線交互。存儲(chǔ)器lpm_dq與地址/數(shù)據(jù)復(fù)用總線連接時(shí)，地址信號(hào)、數(shù)據(jù)輸入信號(hào)的分時(shí)寫入可通過(guò)增設(shè)地址鎖存器實(shí)現(xiàn)，輸入信號(hào)、輸出信號(hào)的分時(shí)傳送可通過(guò)增設(shè)三態(tài)門實(shí)現(xiàn)；同樣地， 輸入部件、存儲(chǔ)

10、器的分時(shí)傳送可通過(guò)增設(shè)三態(tài)門實(shí)現(xiàn)。其連接電路原理如圖5所示。輸入部件|_三態(tài)門_地址/數(shù)據(jù)復(fù)用總線鎖存器存儲(chǔ)器三態(tài)門圖5 lpm_dq與地址/數(shù)據(jù)復(fù)用總線的連接存儲(chǔ)器與地址/數(shù)據(jù)復(fù)用總線連接的原理圖設(shè)計(jì)中，輸入部件可用輸入引腳實(shí)現(xiàn)，鎖存器可米用lpm_latch模塊、三態(tài)門可米用 lpm_bustri 模塊。原理圖如圖所示：J： L ：!. ：i .：.： ：1 .：.:.：! ： ： !：!：.! ： ：. ： ：!：!： ：四、實(shí)驗(yàn)結(jié)果仿真波形為:CPOVEREBj AU+ DATAJO五、小結(jié)此次實(shí)驗(yàn)，我們學(xué)習(xí)了數(shù)據(jù) /地址分時(shí)復(fù)用總線，這種分時(shí)提供了一種全新的思路，我們可 以通過(guò)這一次

11、實(shí)驗(yàn)了解了大致關(guān)于CPU中的總線利用方式，開始了解CPU中的數(shù)據(jù)，地址傳輸交換方式，為我們以后學(xué)習(xí)計(jì)算機(jī)的內(nèi)部的工作原理奠定了基礎(chǔ)。實(shí)驗(yàn)四CPU數(shù)據(jù)通路實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康?1)掌握CPU數(shù)據(jù)通路的邏輯組成。（2） 了解指令功能的實(shí)現(xiàn)過(guò)程及其控制方法。二、實(shí)驗(yàn)內(nèi)容（1） 設(shè)計(jì)一個(gè)單總線結(jié)構(gòu)的 CPU數(shù)據(jù)通路，部件包括 4種功能的8位ALU 4X 8位的 寄存器文件、256 X 8位的RAM 8位計(jì)數(shù)器各一個(gè)。（2）給出相關(guān)部件控制信號(hào)，分別實(shí)現(xiàn)取數(shù)、加法、條件轉(zhuǎn)移指令的功能。三、實(shí)驗(yàn)原理及實(shí)驗(yàn)方案本實(shí)驗(yàn)的數(shù)據(jù)通路可以采用如圖6所示的方案，其中，三態(tài)門（記為TSL）是依據(jù)總線操作特性（同時(shí)只有一個(gè)部

12、件能發(fā)送數(shù)據(jù)）而設(shè)置的；鎖存器是為解決部件的多個(gè)端口在單總線上數(shù)據(jù)接收沖突而設(shè)置的；REG_S為狀態(tài)寄存器，存放關(guān)系運(yùn)算所需的標(biāo)志位（如ZF）;其它部件與總線的數(shù)據(jù)輸入、數(shù)據(jù)輸出接口記為BUS、BUS_O輸入、輸出分開便于觀察實(shí)驗(yàn)結(jié)果。牛J單總線|Ti鎖存器Y三態(tài)門2 三態(tài)門3；亠* 鎖存器A三態(tài)門4I .A_ldno一亠、BUS_I8BUS_08三態(tài)門0 寺op2 鎖存器ZWA24? VREGsRA2VT1oALUm wrRAMr wrREG_SZ圖6數(shù)據(jù)通路的邏輯組成由于數(shù)據(jù)通路是單總線結(jié)構(gòu),而ALU為組合邏輯部件，因此，需增設(shè)鎖存器 Y,解決ALU的兩個(gè)入端間的輸入沖突；需增設(shè)鎖存器Z,解決ALU的入端-出端間的環(huán)路沖突。同理,需增設(shè)鎖存器A,解決RAM的地址-數(shù)據(jù)引腳間的輸入沖突。圖6中，功能部件的控制信號(hào)名稱已標(biāo)出，輔助部件的控制信號(hào)名稱未標(biāo)出。其中，ALU的操作控制信號(hào)線（2根）為op2 , REGs的寫地址信號(hào)線（2根）、讀地址信號(hào)線（2根）分別 為WA2、RA2 , REGs RAM的寫操作控制信號(hào)線分別為r_wr、m_wr,計(jì)數(shù)器的置數(shù)控制信號(hào)線、時(shí)鐘信號(hào)線分別為ldn、cp。PC:sb ad eatap. 0up ii:Ipm bustriO、HnaSiBi|a麗卅廠=-REGsALU:本次實(shí)驗(yàn)構(gòu)建了一個(gè)