基于FPGA的實時測距雷達(dá)研究

1、基于FPGA的實時雷達(dá)測距研究1脈沖積累的總體方案1.1結(jié)構(gòu)框圖本系統(tǒng)所用脈沖積累部分如圖 4.1所示，包括A/D、同步累加、D/A、脈沖再 生等幾大模塊，在整個系統(tǒng)中，脈沖積累部分起著至關(guān)重要的作用，將直接影響 到系統(tǒng)測距性能的好壞。D/A脈沖再生圖4.1脈沖積累結(jié)構(gòu)框圖Figure 4.1 Block diagram of pulse accumulati on包絡(luò)檢波器輸出的模擬的回波信號經(jīng)A/D變換轉(zhuǎn)換成數(shù)字信號后，送到同步累加器中進(jìn)行多個周期的同步累加，以增強(qiáng)接收信號信噪比，累加完成后的數(shù)字 信號再經(jīng)D/A變換成模擬信號，再生出信噪比得到增強(qiáng)的接收信號。同步累加器 是用數(shù)字化芯片來實

2、現(xiàn)的。1.2 芯片及開發(fā)工具數(shù)字化芯片的選擇，需要根據(jù)具體系統(tǒng)要求完成的數(shù)字信號處理算法進(jìn)行最 優(yōu)選擇，本文防撞雷達(dá)脈沖積累所要用到的信噪比增強(qiáng)算法要求處理速度快，算 法結(jié)構(gòu)相對簡單，選用FPGA芯片。考慮到算法要求芯片支持雙口RAM功能和終端功能的可拓展性，同時考慮到充分利用資源以節(jié)約成本和盡量少用輸入、輸出管 腳以方便最終布線和制版，選定 Altera公司ACEX1I系列的EP1K30TC144-芯片, 集成度為3萬門，總共I/O 口數(shù)目為144陽。ACEX1是基于可重構(gòu)CMOS SRA1MFPGA其內(nèi)部主要包含一個用于實現(xiàn)寄存 器和特殊邏輯功能的增強(qiáng)型嵌入式陣列EAB和用于實現(xiàn)一般功能的

3、邏輯陣列 LAB這種基于SRAM的FPGA可以實時的對內(nèi)置的RAM編程，實時的改變器件功能， 實現(xiàn)現(xiàn)場動態(tài)重配置，設(shè)計靈活，開發(fā)周期短昭。選用開發(fā)軟件為Quartus II 4.0，該軟件提供了靈活的設(shè)計輸入方式、豐富的設(shè)計參考庫和強(qiáng)大的仿真功能。本文根據(jù)具體模塊的需求，采用了原理圖輸入 方式。2脈沖積累的必要性2.1 門限檢測脈沖雷達(dá)測距是建立在對目標(biāo)回波脈沖檢測的基礎(chǔ)上的，雷達(dá)的檢測性能越 強(qiáng)，測距性能越好。在雷達(dá)接收機(jī)的輸入端，微弱的回波信號總是和噪聲及其它 干擾混雜在一起的。在一般情況下，噪聲是限制微弱信號檢測的基本因素。假如 只有信號而沒有噪聲，任何微弱的信號在理論上都是可以經(jīng)過任意

4、放大而被檢測 到的。雷達(dá)總是在噪聲背景發(fā)現(xiàn)并檢測目標(biāo)，因此雷達(dá)檢測能力實質(zhì)上取決于信 號的信噪比。接收機(jī)噪聲是寬頻帶的高斯噪聲，雷達(dá)檢測微弱信號的能力將受到與信號能 量譜占有相同頻帶的噪聲能量所限制。由于噪聲的起伏特性，判斷信號的是否出 現(xiàn)成為一個統(tǒng)計問題，必須按照某種統(tǒng)計檢測標(biāo)準(zhǔn)進(jìn)行判斷。雷達(dá)信號檢測中廣 泛使用奈曼-皮爾遜準(zhǔn)則，這個準(zhǔn)則要求在給定信噪比的條件下，滿足一定虛警 概率Pfa時的發(fā)現(xiàn)概率Pd最大。這一準(zhǔn)則的實現(xiàn)方法是將雷達(dá)接收機(jī)接收到的回波信號脈沖與某一預(yù)設(shè)的門限電壓 VT進(jìn)行比較，若包絡(luò)幅度超過門限，則認(rèn)為目標(biāo) 存在，否則認(rèn)為目標(biāo)不存在，這就是門限檢測，如圖4.2所示。H限電壓

5、1門見冬匡?.時閻圖4.2門限檢測Figure 4.2 Threshold detect ion門限檢測是一種統(tǒng)計檢測，由于信號疊加有噪聲，因而輸出是一個隨機(jī)量。 在輸出端根據(jù)振幅是否超過門限來判斷有無目標(biāo)存在，可能出現(xiàn)以下四種情況：(1) 存在目標(biāo)時，判為有目標(biāo)，這是一種正確判斷，稱為發(fā)現(xiàn)，它的概率稱 為發(fā)現(xiàn)概率 Pd (Detection Rate );(2) 存在目標(biāo)時，判為無目標(biāo)，這是錯誤判斷，稱為漏報，它的概率稱為漏 報概率 Ra (Losing Alarm Rate )；(3) 不存在目標(biāo)時，判為無目標(biāo)，稱為正確不發(fā)現(xiàn)，它的概率稱為發(fā)現(xiàn)概率Pan (Alarm Non-detect

6、ion Rate );(4) 不存在目標(biāo)時，判為有目標(biāo)，稱為虛警，它的概率稱為虛警概率Pan (FalseAlarm Rate )。顯然，這四個概率存在以下關(guān)系：Pd Pa 1(4.1)Pan Pfa 1(4.2)每對概率只需知道其中一個就可以了，因此，我們只討論常用的發(fā)現(xiàn)概率和 虛警概率。虛警概率Pfa通常加到接收機(jī)中頻放大器上的噪聲是寬帶高斯噪聲，其概率密度函數(shù)如下(4.3)P(v).2 expp（v）dv是噪聲電壓處于v和v dv之間的概率；2是方差，噪聲的均值為零，高斯 噪聲通過窄帶中頻濾波器（其帶寬遠(yuǎn)小于中心頻率）后加到包絡(luò)檢波器，根據(jù)隨 機(jī)噪聲的數(shù)學(xué)分析可知，包絡(luò)檢波器輸出端噪聲電

7、壓振幅（幅值為r ）的概率密度函數(shù)為rr2p（r） 2 exp 2 r 0（ 4.4）包絡(luò)振幅的概率密度函數(shù)服從瑞利分布，設(shè)門限電平為Ut,噪聲包絡(luò)電壓超過門限電平的概率分布為虛警概率 Pfa，它可以由下式求出：）2dr2 2Pfa P(U t rUtr expexpUt2廠(4.5)（發(fā)現(xiàn)概率Pd設(shè)振幅為A的正弦信號通高斯噪聲一起輸入到中頻濾波器，則包絡(luò)檢波器輸出的 概率密度函數(shù)為Pd(r)亠expI。卑(4.6)式中Io（z）是總量為Z的零階修正貝塞耳函數(shù),Io(z)2nz2n( 4.7 )n o2 n! n!r為信號加噪聲的包絡(luò)，為噪聲方差，上述分布稱為萊斯（Rice）分布。則信的發(fā)現(xiàn)概

8、率Pd為PdP(Ut r)rr2 A2rAUt 2 旳2 2I02 dr(4.8)式4.8表示了發(fā)現(xiàn)概率與門限電平及正弦波振幅的關(guān)系，如果以功率關(guān)系來表示, 信號電壓與功率有如下關(guān)系，S和N分別表示信號和噪聲功率。（6.9） ,N虛警概率和發(fā)現(xiàn)概率的分布示意圖如 4.4所示。從中可以的得出如下結(jié)論：（1）當(dāng)信噪比一定時，門限電平越高，虛警概率越小，發(fā)現(xiàn)概率也越小；門 限電平越低，虛警概率越大，發(fā)現(xiàn)概率越大。（2）門限電平一定時，信噪比越大，發(fā)現(xiàn)概率密度函數(shù)的峰值點(diǎn)離虛警概率 密度函數(shù)的峰值點(diǎn)越遠(yuǎn)，兩條曲線相交叉部分的面積越小，產(chǎn)生錯誤判決（虛警 和漏檢，如下圖陰影部分）的概率越小。Figure

9、 6.4 Distribution of Pfa and Pd因此，提高雷達(dá)檢測能力可歸結(jié)為如下兩個途徑：（1） 在信噪比一定的情況下，選擇一最佳門限Ut，使其在一定準(zhǔn)則下錯誤判 決產(chǎn)生的“代價”最小。（2）提高回波信號的信噪比，從根本上減小錯誤判決的概率。6.4最佳判決門限為了便于推導(dǎo)說明，先對發(fā)現(xiàn)概率密度函數(shù)式（ 簡化。當(dāng)z 1時，貝塞耳函數(shù)式（4.7）4.6）這一復(fù)雜積分進(jìn)行近似（4.10）故當(dāng)-1時，由上式和式（4.7）可得l(z)(r A)2Pd(r)1、2exp(4.11)也就是說，在大信噪比的情況下，回波信號幅度近似為高斯分布27設(shè)雷達(dá)虛警時產(chǎn)生的“風(fēng)險”為Cf，漏檢時產(chǎn)生的“風(fēng)

10、險”為Cm，在門限Ut 下所有錯誤判決產(chǎn)生的“代價”為 C(Ut)，則有，C(Ut) CfPfa Cm(1 Pd)rr2Ut1廠 dr 6。.2 exp2jdr2 2件12)現(xiàn)求一最佳門限電平Ut，使之判決產(chǎn)生的代價C(Ut)最小。由,件13)d C(Ut)dUT可得:由于 exo( x) 1CfUt2Ut A A21小2 Cmexp 2 2(4.14)2 x2!nx 30n!，為方便計算，近似取級數(shù)前兩項有:2U tA A2(4.15)可得最佳門限, 可得最佳門限,UtA22 22A 22 Cm(4.16)從上式可以看出，信噪比一定的情況下,當(dāng)虛警風(fēng)險大于漏檢風(fēng)險時Cf(Cm 1，最佳門限較

11、大；當(dāng)虛警風(fēng)險小于漏檢風(fēng)險時c1)，最佳門限較小，理論推導(dǎo)Cm 與實際情況相符。這個最佳門限是個近似的值，在實際設(shè)計中，可根據(jù)防撞雷達(dá)預(yù)設(shè)的檢測風(fēng)險(Cf和Cm)準(zhǔn)則以及信號的信噪比求得相應(yīng)的最佳門限，使檢測錯誤判決產(chǎn)生的代價最小，測距性能最好。2.3脈沖積累脈沖積累可以提高回波信號的信噪比。對n個脈沖觀測的結(jié)果就是一個積累的 過程，積累可簡單地理解為n個脈沖的疊加。積累可以在包絡(luò)檢波前完成，稱為檢 波前積累和中頻積累。信號在中頻積累時要求信號間有嚴(yán)格的相位關(guān)系，即信號 是相參的，所以又稱為相參積累。積累也可以在包絡(luò)檢波器以后完成，稱為檢波 后積累或視頻積累。由于信號在包絡(luò)檢波后失去了相位信息

12、而只保留下幅度信息，因而檢波后積累就不需要信號間有嚴(yán)格的相位關(guān)系，因此又稱為非相參積累回波脈沖上疊加了噪聲，幅度時大時小，但回波脈沖是周期性的，時間相關(guān) 的，而噪聲是隨機(jī)的，時間無關(guān)的，多個脈沖積累后可以有效的提高信噪比，從 而改善雷達(dá)的檢測能力。下面推導(dǎo)脈沖積累對信噪比的改善能力：設(shè)一個周期的目標(biāo)回波R(t)由理想回波信號S(t)和噪聲N(t)疊加而成,R(t) S(t) N(t)(0 t T)件 17)其中，S(t)為確定信號，各個周期完全相同，而N(t)為隨機(jī)信號，各個周期相互獨(dú)立。則其信噪比為，(4.18)s(t)ME Ni(t)2 E M(t)Nj(t)i 1i j由于各個周期的噪聲

13、滿足統(tǒng)計獨(dú)立條件，有E Ni(t)Nj(t)0 j所以,M2S(t)2M2E Ni(t)2i 1M2S(t)2 M EN(t)(4.22)N iEN(t)2M個周期的目標(biāo)回波簡單疊加可表示為,Ri (t)i 1Si(t)i 1Ni(t)M S(t)Ni(t)i 1(4.19)疊加后信號的信噪比為2M S(t)ME Ni(t)2i 1(4.20)M2S(t)2上式推導(dǎo)是假設(shè)的理想情況，相參積累和非相參積累對信噪比的改善是不同 的。將M個等幅相參的中頻脈沖信號進(jìn)行相參積累，相鄰周期的中頻回波信號按 照嚴(yán)格的相位關(guān)系同相相加，因此積累相加的結(jié)果信號電壓可提高為原來的 M倍, 相應(yīng)的功率提高為原來的

14、M2倍；而噪聲是隨機(jī)的，相鄰周期的噪聲滿足統(tǒng)計獨(dú)立 條件，積累的效果是平均功率相加而使總噪聲功率提高為原來的M倍。這就是說相參積累的結(jié)果可以使輸出信噪比改善 M倍。M個等幅脈沖在包絡(luò)檢波后進(jìn)行理想積累時， 信噪比的改善有可能達(dá)不到 M 倍。這要視采用的檢波方式而定，如果采用包絡(luò)檢波，由于包絡(luò)檢波器的非線性 作用，信號加噪聲通過檢波器時，還將增加信號與噪聲的相互作用項而影響輸出 端的信噪比，特別當(dāng)檢波器輸入端的信噪比較低時，在檢波器輸出端信噪比損失 更大，如果采用同步檢波，則無信噪比損失，積累后信噪比的改善在M和.M之間。 但不管采用什么檢波方式，積累器輸出/輸入信噪比的確改善了 M倍。由于非相

15、 參積累對雷達(dá)的收發(fā)系統(tǒng)沒有嚴(yán)格的相參性要求，其工程實現(xiàn)比較簡單，故在本 課題中采用包絡(luò)檢波后的非相參積累 。早期雷達(dá)的積累方法是依靠顯示器熒光屏的余輝結(jié)合操作員的眼和腦的積累 作用而完成的。近年來，隨著 A/D的采樣速率及處理器速度的提高，可以實現(xiàn)對 脈沖真正意義上的積累。3脈沖積累的實現(xiàn)D9D8DQMSBLSD圖4.4模數(shù)轉(zhuǎn)換電路Figure 4.4 A/D circuit模數(shù)轉(zhuǎn)換器選擇的主要標(biāo)準(zhǔn)是采樣頻率。雷達(dá)接收機(jī)的帶寬為12MHz，根據(jù) 奈奎斯特采樣定理(Nyquist Sampling Law)，采樣頻率應(yīng)大于24MHz，系統(tǒng)設(shè)計采樣頻率為 40 MHz，因此選擇了最高采樣頻率可達(dá)

16、80 MHz的模數(shù)轉(zhuǎn)換器MAX1448如圖4.4所示。MAX1448是一個10比特的模數(shù)轉(zhuǎn)換器，工作電壓為+ 2.7V + 3.6V，與FPG+ 3.3V的端口電壓一致，可直接互聯(lián)。A/D轉(zhuǎn)換電路如圖6.4所示：A/D變換的參考電壓MAX1448 A/D變換的參考電壓從 REFIN輸入，可以用外圍電路產(chǎn)生，也可用芯片本身產(chǎn)生的參考電壓。圖示接法就是利用了芯片從REFOU腳輸出的內(nèi)部+2.048V的精確參考電壓。時鐘及控制信號PD (Power Down Mode)接地，使A/D變換器工作在正常狀態(tài)而非節(jié)能狀態(tài)。OE( Output Enable )輸出使能，當(dāng)其為低時，A/D變換器的數(shù)據(jù)輸出有

17、效； 當(dāng)其為高時，輸出數(shù)據(jù)線為高阻狀態(tài)。0E信號由主控芯片F(xiàn)PAG俞入，以控制采樣 時間。CLK A/D變換器的采樣時鐘。采樣時鐘如果不穩(wěn)定，發(fā)生抖動A/D變換器的性能下降，1SNR 20log2(4.23)2 fIN t AJ其中，fIN為輸入信號的頻率，tAJ為孔徑抖動時間。因此，要求時鐘的孔徑抖動(Aperture Jitter)小，同時時鐘的上升下降時間應(yīng)小，占空比為50%。所以，不能采用直接由晶體振蕩器產(chǎn)生的信號作為采樣 時鐘。本系統(tǒng)中，我們先用80MHz的有源晶體振蕩器產(chǎn)生80MHz振蕩信號；將其 灌入FPGA中用D觸發(fā)器進(jìn)行2分頻，分頻后的信號頻率為40MHz,占空比為50%，

18、而且信號穩(wěn)定度提高，上升和下降時間減??；然后將這分頻后的信號輸入MAX1448 中作為采樣時鐘。輸入耦合電路射頻變壓器(RFTransformer ) TT1-6將輸入的單極性信號轉(zhuǎn)換成雙極性信號 分別輸入A/D變換器的正負(fù)輸入端，這種差分輸入的方式將保證MAX1448有最佳的A/D轉(zhuǎn)換性能。射頻變壓器輸出的公共端 5接到MAX1448的公共端上，使輸入 信號的直流電平偏置到 VDD/2, VDD為A/D變換器的工作電壓。25 電阻和22pF 的電容來抑制輸入信號的噪聲，22pF的電容起高頻旁路的作用，電阻置于電感和 電容之間，用于防止線路上的信號形成振蕩。A/D變換的輸出碼字轉(zhuǎn)換與符號位擴(kuò)展

19、MAXl448數(shù)據(jù)輸出格式如表1所示。當(dāng)輸出使能端由高電平變?yōu)榈碗娖綍r，10位數(shù)據(jù)線有效。其中，最高位為符號位，其他9位為數(shù)據(jù)位。需要注意的是，其輸出格式為偏移二進(jìn)制編碼，而FPGA處理的數(shù)據(jù)格式為二進(jìn)制補(bǔ)碼，因此,DIFFERENTIAL INPUT VOLTAGEDIFFEFENHAL INPUTSTRAIGHT OFFSET BINARYVpJ 511/E12Full Suh 1LSD11 11111111vtff 1J512+1L弟1COOOWGLQ3 polar Zero1CW3 00CC巾 E； r5121L601 T1TVFCr 61112NfigntinFulSak t ILS

20、GOOOODDOCiOr-Vff削跖堆HegaiiFJll ScaeCU AUJ LJW.表1. MAX1448為差分輸入時的輸出數(shù)據(jù)格式Table 1.MAX1448 Output Code for Differe ntial In puts在輸入到FPG必前應(yīng)進(jìn)行編碼格式轉(zhuǎn)換，將偏移二進(jìn)制碼轉(zhuǎn)換為二進(jìn)制補(bǔ)碼格式, 轉(zhuǎn)換方法為符號位取反。同時，考慮到 10次累加過程中FPGA中加法器不溢出, 加法器模塊應(yīng)進(jìn)行4位的符號位擴(kuò)展，其數(shù)據(jù)總線擴(kuò)展由10位擴(kuò)展為14位。3.2同步累加的原理同步累加的原理系統(tǒng)采用同步累加的方法來進(jìn)行脈沖積累，同步累加的過程如圖6.5所示。Il llhllll 川II川

21、 1業(yè)1 I 第itiijj ill Ihiii iiii I ,1 ii liilllh * *Illi圖4.5 同步累加流程Figure 4.5 Worki ng flow of synchroni zed accumulati on設(shè)計脈沖積累數(shù)為10，理想情況下，信噪比可提高10倍。雷達(dá)向目標(biāo)車輛發(fā) 射如圖a所示的10個周期的脈沖序列。發(fā)射的同時開始接收目標(biāo)車輛的回波，回 波信號上疊加有噪聲，信號不“干凈” ，如圖 b 所示，如果對回波信號直接進(jìn)行門 限檢測計算距離，測距性能較差。因此用模數(shù)轉(zhuǎn)換器將模擬回波信號轉(zhuǎn)換成對應(yīng) 10個周期的數(shù)字信號，如圖c所示。系統(tǒng)設(shè)計發(fā)射脈沖周期T 12.

22、8 s，采樣時為 40MHz ，故每個周期 512個樣點(diǎn)。將第 2至 10共 9個周期的數(shù)字信號疊加到第 1 個周期之上，每個周期對應(yīng)時刻樣點(diǎn)的值簡單相加，如所有周期的第一個樣點(diǎn)的 值累加，所有周期的第二個樣點(diǎn)的值累加，以此類推，故稱同步累加。由于目標(biāo) 的回波脈沖是周期信號，時間相關(guān)的，其值會越加越大，而噪聲是隨機(jī)的，累加 后幅度沒有明顯變化，信號和噪聲的幅度之比隨著累加的進(jìn)行會越來越大，形成 圖 d 所示的信號波形。同步累加完成后再以一定的門限對累加后的信號進(jìn)行判決，再生脈沖，最后 計算距離。脈沖積累提高了回波信號的信噪比，從而提高雷達(dá)測距的穩(wěn)定性和準(zhǔn) 確度。在FPGA中實現(xiàn)同步累加將回波信

23、號模數(shù)轉(zhuǎn)換后，送入 FPGA中進(jìn)行存儲、累加。A/D采樣與同步存儲 器、加法器用同一 40MHz的時鐘，采樣一個點(diǎn)，存儲一個點(diǎn)，這樣，存儲器（RAM 存儲單元的地址對應(yīng)了目標(biāo)回波的時刻，存儲單元的值為該時刻目標(biāo)回波的幅度 值。同步累加可以通過兩種方式實現(xiàn)：其一，先存儲，再累加。先將 10個周期的目標(biāo)回波對應(yīng)的共 10 512個樣點(diǎn) 值保存到 10 512個存儲單元中，然后再累加計算。這種方式的缺點(diǎn)很明顯，占用 存儲單元與脈沖積累數(shù)成正比，脈沖積累數(shù)越大，所需存儲單元越多，而且，存 儲后再累加所需處理時間也更長。其二，邊存儲，邊累加。其工作過程為：（1）先將第 1 個周期的樣點(diǎn)值存入 512個存

24、儲單元中；（2）2 個周期開始，每采樣一個新值，便從存儲器中讀出其在第 1 個周期對 應(yīng)時刻的值，二者相加，再把二者的和存回原來的地址單元；第 2 周期結(jié)束后， RAM中存儲便為前2個周期的累加值；如此循環(huán)往復(fù)執(zhí)行，10個周期以后，RAM中 存儲的值便為這 10個周期的目標(biāo)回波的累加值，采樣結(jié)束，存儲結(jié)束，累加亦完 成。（3）在第11周期，讀出RAM中的數(shù)據(jù)，以一定的門限電平進(jìn)行判決，再生 脈沖，比較收發(fā)脈沖即可得收發(fā)脈沖的時延 td，最后求出兩車距離；從 RAM中讀 出數(shù)據(jù)的同時，將RAM青零，為下次計算作準(zhǔn)備。（4）回步驟（ 1），計算新的車距。 這種邊存儲邊，邊累加的算法占用的存儲單元為

25、 512 個，與脈沖積累的個數(shù)無關(guān)；計算一次距離所需時間為11個周期，共計140.8 s，前10個周期完成脈沖積累，第11個周期完成脈沖再生和距離計算，再無需額外的處理時間，具有很 強(qiáng)的適時性。brrrriJd) 感帚業(yè): d； a 廣w ., 二巧 ihi:-Mart胡 13；:clock血 nni4.fljvuH.U. :lpm_*iL :址：匸m 卜*尹*3 f 4 i r i- f f ri JI/OItUUNFJTmil?-i. P.Ti dt 如倆|口:Pet 7iFT3r2-:-七 UN* r g-4 rf #h.而麗廠 蘭-麗而喬八I -i-r-I n - r -i 1- r-

26、 a r r - - r - a -i -.圖4.6同步累加的原理圖Figure 4.6 Schematic of synchroni zed accumulati on in FPGA同步累加器原理圖如圖6.6所示，其主要由累加控制信號產(chǎn)生器 SelPulseGen, 碼變換器，RAM地址產(chǎn)生器，雙口 RAM lpm_ram_dp0累加器lpm_add_subO，常 數(shù)零lpm_constantO、lpm_constant2和數(shù)據(jù)選擇器等七大功能模塊構(gòu)成。其中， 碼變換器又包含輸入端由A/D輸出的偏移二進(jìn)制碼到二進(jìn)制補(bǔ)碼的變換器CodeConverIN，輸出端由二進(jìn)制補(bǔ)碼到D/A輸入的偏移二

27、進(jìn)制碼的變換器CodeConverOUT兩個模塊；RAM地址產(chǎn)生器由 9位計數(shù)器lpm_counterWraddr、 lpm_counterRdaddr, 加法器 Ipm_add_sub1、Ipm_add_sub2 四個模塊組成；數(shù)據(jù) 選擇器由lpm_mux0 Ipm_mux1、Ipm_mux2三個模塊組成。累加控制信號產(chǎn)生器 SelPulseGen產(chǎn)生控制累加周期的控制信號，在雷達(dá)同 步時鐘的前10個周期，輸出sel信號為高電平，第11個周期為低電平，其工作 時序見圖（1），selPulse為其輸出的sel信號。RAM地址產(chǎn)生器用來產(chǎn)生雙口 RAM 的讀、寫地址，其中寫地址由lpm cou

28、nterWraddr 產(chǎn)生，讀地址由與lpm_cou nterWraddr 元全 同步的計數(shù)器lpm_cou nterRdaddr 和加法器 Ipm_add_sub1、Ipm_add_sub2產(chǎn)生，Ipm_add_sub1的其中一個加數(shù)設(shè)為十進(jìn)制 常數(shù)3, Ipm_add_sub2的其中一個加數(shù)設(shè)為十進(jìn)制常數(shù) 1,當(dāng)sel信號為高電平時， 讀地址為寫地址值加3，當(dāng)sel信號為高電平時，讀地址為寫地址值加 1，后面在 介紹雙口 RAM的工作時序時將詳細(xì)介紹讀、寫地址產(chǎn)生的機(jī)理。數(shù)據(jù)選擇器是同 步累加器中非常重要的部分，三個數(shù)據(jù)選擇器的選通控制信號均為sel信號。clk45m SYNclk78k

29、selPulse rdad wradnHnH.nHnHMM圖4.7同步累加的工作時序Figure 4.7 Seque nee of synchroni zed accumulati on同步累加器的核心是的能同時讀寫的雙口 RAM其同時讀寫并不是指在同一時 刻對同一地址單元的同時讀寫，而是指在讀出地址為 N1的存儲單元的同時能夠?qū)?地址為N2（N2 nJ的存儲單元進(jìn)行寫入，其邊存儲、邊累加的功能是通過流水線 的方式完成的，這種流水線的工作方式有嚴(yán)格的時序要求。如圖4.8所示，上 4zii SBclkTSk seiPul=eS read fl wrad圖4.8同步累加的工作時序Figure 4.8 Sequenee of synchronized accumulation這是同步累加器在10，11周期的工作局部（圖（4.7 ）圓圈部分展開），即同步累 加器完成前10個周期的累加，在11周