4位全加器實驗報告

1、.四位全加器11微電子 黃躍 1117426021【實驗目的】 采用modelsim集成開發(fā)環(huán)境，利用verilog硬件描述語言中行為描述模式、結(jié)構(gòu)描述模式或數(shù)據(jù)流描述模式設計四位進位加法器?！緦嶒瀮?nèi)容】加法器是數(shù)字系統(tǒng)中的基本邏輯器件。多位加法器的構(gòu)成有兩種方式：并行進位和串行進位方式。并行進位加法器設有并行進位產(chǎn)生邏輯，運算速度快；串行進位方式是將全加器級聯(lián)構(gòu)成多位加法器。通常，并行加法器比串行級聯(lián)加法器占用更多的資源，并且隨著位數(shù)的增加，相同位數(shù)的并行加法器比串行加法器的資源占用差距也會越來越大。實現(xiàn)多位二進制數(shù)相加的電路稱為加法器,它能解決二進制中1110的功能（當然還有 00、01、

2、10）.【實驗原理】全加器 除本位兩個數(shù)相加外，還要加上從低位來的進位數(shù)，稱為全加器。圖4為全加器的方框圖。圖5全加器原理圖。被加數(shù)Ai、加數(shù)Bi從低位向本位進位Ci-1作為電路的輸入，全加和Si與向高位的進位Ci作為電路的輸出。能實現(xiàn)全加運算功能的電路稱為全加電路。全加器的邏輯功能真值表如表2中所列。信號輸入端信號輸出端AiBiCiSiCi0000000110010100110110010101011100111111表2 全加器邏輯功能真值表圖4 全加器方框圖圖5 全加器原理圖多位全加器連接可以是逐位進位，也可以是超前進位。逐位進位也稱串行進位，其邏輯電路簡單，但速度也較低。四位全加器如圖

3、9所示，四位全加器是由半加器和一位全加器組建而成：圖9 四位全加器原理圖【實驗步驟】(1)建立新工程項目：打開modelsim軟件，進入集成開發(fā)環(huán)境，點擊FileNew project建立一個工程項目adder_4bit。建立文本編輯文件：點擊FileNew在該項目下新建Verilog源程序文件adder_4bit.v并且輸入源程序。(2)編譯和仿真工程項目：在verilog主頁面下，選擇Compile Compile All或點擊工具欄上的按鈕啟動編譯，直到project出現(xiàn)status欄全勾，即可進行仿真。選擇simulate - start simulate或點擊工具欄上的按鈕開始仿真，

4、在跳出來的 start simulate框中選擇work-test_adder_4bit測試模塊，同時撤銷Enable Optimisim前的勾，之后選擇ok。在sim-default框內(nèi)右擊選擇test_adder_4bit，選擇Add Wave,然后選擇simulate-run-runall,觀察波形，得出結(jié)論，仿真結(jié)束。四位全加器1、 原理圖設計如圖9所示，四位全加器是由半加器和一位全加器組建而成：圖9 四位全加器原理圖【仿真和測試結(jié)果】下圖為四位全加器的仿真圖：圖10 仿真圖【程序源代碼】1位全加器程序代碼如下：module f_adder(a,b,cin,sum,cout); out

5、put sum,cout; input a,b,cin; wire s1,c1,c2; xor(s1,a,b); and(c1,a,b); or(sum,s1,cin); and(c2,s1,cin); xor (cout,c2,c1); endmodule四位全加器程序代碼如下：module adder_4bit(s,co,a,b,ci); output3:0 s;output co;input3:0 a,b;input ci;wire ci1,ci2,ci3;f_adder f0(a0,b0,ci,s0,ci1);f_adder f1(a1,b1,ci1,s1,ci2);f_adder f

6、2(a2,b2,ci2,s2,ci3);f_adder f3(a3,b3,ci3,s3,co);Endmodule四位全加器測試程序代碼如下：module test_adder_4bit; reg 3:0 A,B; reg CI; wire 3:0 S; wire CO; adder_4bit A1(S,CO,A,B,CI); initial begin $monitor($time,A=%b,B=%b,CI=%b,CO=%b,S=%bn,A,B,CI,CO,S);endinitialbegin A=4d0;B=4d0; CI=1B0; #5 A=4d3;B=4d4; #5 A=4d2;B=4d5; #5 A=4d9;B=4d9; #5 A=4d10;B=4d15; #5 A=4d10;B=4d5;CI=1b1;endendmodule【實驗心得和體會】通過設計