基于fpga的數(shù)字鐘控制器設(shè)計1

文獻綜述基于FPGA的數(shù)字鐘控制器設(shè)計專業(yè)電子信息科學(xué)與技術(shù)摘要本設(shè)計為一個多功能的數(shù)字鐘，具有（1）時、分、秒計數(shù)顯示功能，以24小時循環(huán)計時；（2）設(shè)計千分頻產(chǎn)生1HZ的時鐘源；（3）具有清零、調(diào)節(jié)小時、分鐘、整點報時和鬧鈴功能。本設(shè)計采用EDA技術(shù)，利用硬件描述語言VHDL為系統(tǒng)邏輯描述手段設(shè)計文件，以QUARTUSII軟件為設(shè)計平臺，進行基于FPGA的數(shù)字時鐘電路的方案設(shè)計、程序設(shè)計輸入、編譯和仿真等操作。該時鐘由控制模塊、數(shù)據(jù)譯碼模塊、計時模塊、數(shù)據(jù)譯碼模塊、顯示以及報時模塊組成，在FPGA可編程邏輯器件上測試系統(tǒng)達到設(shè)計要求的各項功能。關(guān)鍵詞數(shù)字時鐘；EDA；VHDL；FPGA；可編程邏輯器件四川理工學(xué)院畢業(yè)設(shè)計（論文）文獻綜述基于FPGA的數(shù)字鐘控制器設(shè)計學(xué)生史凱學(xué)號10210517專業(yè)電子信息科學(xué)與技術(shù)班級電科201指導(dǎo)教師徐金龍四川理工學(xué)院自動化與電子信息學(xué)院二O一四年三月DESIGNOFDIGITALCLOCKCONTROLLERBASEDONFPGASHIKAISICHUANUNIVERSITYOFSCIENCEANDENGINEERING,ZIGONG,CHINA,643000ABSTRACTTHEDESIGNFORAMULTIFUNCTIONALDIGITALCLOCK,WITH1,MINUTES,SECONDSCOUNTDISPLAY,WITH24HOURCYCLETIME2THEDESIGNOFTHOUSANDSOFFREQUENCY1HZCLOCKSOURCE3WITHCLEAR,ADJUSTHOURS,MINUTES,THEWHOLEPOINTOFTIMEANDALARMFUNCTIONSTHISDESIGNUSESTHEEDATECHNOLOGY,THEUSEOFHARDWAREDESCRIPTIONLANGUAGEVHDLTODESCRIBEDESIGNDOCUMENTSINTHESYSTEMLOGIC,WITHQUARTUSIISOFTWARE,DIGITALCLOCKCIRCUITFPGADESIGN,PROGRAMDESIGNINPUT,COMPILEANDSIMULATIONBASEDONOPERATIONTHECLOCKINTHECONTROLMODULE,DATADECODINGMODULE,TIMINGMODULE,DATADECODINGMODULE,DISPLAYANDBROADCASTMODULE,PROGRAMMABLELOGICDEVICETESTSYSTEMTOACHIEVETHEVARIOUSFUNCTIONSOFTHEDESIGNREQUIREMENTSINFPGAKEYWORDSDIGITALCLOCKEDAVHDLFPGAPROGRAMMABLELOGICDEVICE目錄第1章引言111選題背景1111EDA技術(shù)的相關(guān)發(fā)展2112課題研究的意義312畢業(yè)設(shè)計內(nèi)容513本章小結(jié)5第二章FPGA簡介621FPGA概述6211什么是可編程邏輯器件6212工作原理622FPGA基本結(jié)構(gòu)723FPGA系統(tǒng)設(shè)計流程924本章小結(jié)10第三章數(shù)字鐘的整體設(shè)計方案1131數(shù)字鐘的構(gòu)成1132數(shù)字鐘的工作原理1233本章小結(jié)12第四章單元電路設(shè)計1341計時模塊13411秒計數(shù)器模塊13412分計數(shù)器模塊14413時計數(shù)器模塊1642LED動態(tài)顯示掃描模塊1843LED顯示譯碼模塊20第1章引言隨著科學(xué)技術(shù)的發(fā)展進步，信息產(chǎn)品在日常生活中得到了廣泛使用，而且產(chǎn)品的功能日益強大，復(fù)雜程度也越來越高，更新?lián)Q代越來越快，現(xiàn)代電子產(chǎn)品有力的推動了社會生產(chǎn)力的發(fā)展和社會信息化程度的提高，尤其鐘表的數(shù)字化給人們的生產(chǎn)生活帶來了極大地便利，大大擴展了鐘表原先只具有報時功能的缺點，研究數(shù)字時鐘及擴大其應(yīng)用，傳統(tǒng)的時鐘已不能滿足人們的需要，所以研究數(shù)字化電子時鐘有著非常重要的現(xiàn)實意義11選題背景近年來，隨著我國科技的不斷發(fā)展，我國經(jīng)濟發(fā)展的支柱產(chǎn)業(yè)電子產(chǎn)業(yè)獲得長足發(fā)展，近年來各種電子產(chǎn)品琳瑯滿目，隨處可見，隨著電子產(chǎn)品的更新速度的加快，各種功能強大，款式新穎的電子產(chǎn)品不斷問世。電子時鐘便是這一發(fā)展趨勢中的代表，各種功能的電子時鐘應(yīng)有盡有，且功能不斷更新。數(shù)字鐘已成為人們?nèi)粘Ｉ钪斜夭豢缮俚谋匦杵?，廣泛用于個人家庭以及辦公室等公共場所，給人們的生活、學(xué)習(xí)、工作、娛樂帶來極大的方便。由于數(shù)字集成電路技術(shù)的發(fā)展和采用了先進的石英技術(shù)，使數(shù)字鐘具有走時準確、性能穩(wěn)定、攜帶方便等優(yōu)點，它還用于計時、自動報時及自動控制等各個領(lǐng)域。盡管目前市場上已有現(xiàn)成的數(shù)字鐘集成電路芯片出售，價格便宜、使用也方便，但鑒于單片機的定時器功能也可以完成數(shù)字鐘電路的設(shè)計，因此進行數(shù)字鐘的設(shè)計是必要的。在這里我們將已學(xué)過的比較零散的數(shù)字電路的知識有機的、系統(tǒng)的聯(lián)系起來用于實際，來培養(yǎng)我們的綜合分析和設(shè)計電路，寫程序、調(diào)試電路的能力。一寸光陰一寸金，寸金難買寸光陰。從古至今，時間是人們生活中不可缺少的重要伴侶。如果沒有時間的概念，社會將停滯不前。從古代的圭表、水漏，到后來的機械鐘表以及當今的電子鐘，都充分顯現(xiàn)出了時間的重要。因此利用當今先進的科技致力于電子鐘的研究將能更好的服務(wù)于人們的生活。電子鐘主要是利用現(xiàn)代電子技術(shù)將時鐘電子化、數(shù)字化。與傳統(tǒng)的機械鐘相比，具有時鐘精確、顯示直觀、無機械傳動裝置等優(yōu)點，因而得到廣泛應(yīng)用。另外，在生活和工農(nóng)業(yè)生產(chǎn)中，人們對電子鐘的功能又提出了諸多要求報時、鬧鐘、日歷、溫度顯示，這就需要電子時鐘的多功能性。從FPGA電子時鐘近年的發(fā)展趨勢來看，正朝著多層次用戶、多品種、多規(guī)格、高精度、小體積、低能耗等方面發(fā)展。在這種趨勢下，時鐘的數(shù)字化，智能化已經(jīng)成為現(xiàn)代時鐘生產(chǎn)研究的主導(dǎo)設(shè)計方向。帶有時鐘功能的電子產(chǎn)品和電子設(shè)備進年來廣泛地出現(xiàn)在國內(nèi)外市場中。例如奧運會倒計時顯示屏、鐵路安全顯示屏、生產(chǎn)線看板、體育比賽記時屏、大型室外高亮度時鐘等，這類產(chǎn)品覆蓋銀行、醫(yī)院、地鐵車站、體育運動、電視臺、監(jiān)控系統(tǒng)、高大建筑物等行業(yè)。作為一種人機接口方式，語音比LCD，鼠標鍵盤等設(shè)備更易于使用。而在設(shè)計里加上語音提示、音樂或者其他語音功能，還使得設(shè)計顯得既人性化又有趣，不但能提高開發(fā)者的興趣和積極性，同時也能讓設(shè)計作品與眾不同，從而得到了各界領(lǐng)域的廣泛應(yīng)用所以對語音的研究有很大的實際意義。本節(jié)將從FPGA嵌入式應(yīng)用開發(fā)技術(shù)與數(shù)字鐘技術(shù)發(fā)展的客觀實際出發(fā)，通過對該技術(shù)發(fā)展狀況的了解及課題本身的需要，指出研究基于FPGA的芯片系統(tǒng)與設(shè)計數(shù)字鐘的設(shè)計與實現(xiàn)的必要性111EDA技術(shù)的相關(guān)發(fā)展EDA是電子設(shè)計自動化（ELECTRONICDESIGNAUTOMATION）的縮寫，在20世紀60年代中期從計算機輔助設(shè)計（CAD）、計算機輔助制造（CAM）、計算機輔助測試（CAT）和計算機輔助工程（CAE）的概念發(fā)展而來的。20世紀90年代，國際上電子和計算機技術(shù)較先進的國家，一直在積極探索新的電子電路設(shè)計方法，并在設(shè)計方法、工具等方面進行了徹底的變革，取得了巨大成功。在電子技術(shù)設(shè)計領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計帶來了極大的靈活性。這些器件可以通過軟件編程而對其硬件結(jié)構(gòu)和工作方式進行重構(gòu)，從而使得硬件的設(shè)計可以如同軟件設(shè)計那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法、設(shè)計過程和設(shè)計觀念，促進了EDA技術(shù)的迅速發(fā)展。EDA技術(shù)就是以計算機為工具，設(shè)計者在EDA軟件平臺上，用硬件描述語言VHDL完成設(shè)計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計的效率和可操作性，減輕了設(shè)計者的勞動強度。利用EDA工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出IC版圖或PCB版圖的整個過程的計算機上自動處理完成?，F(xiàn)在對EDA的概念或范疇用得很寬。包括在機械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個領(lǐng)域，都有EDA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機制造過程中，從設(shè)計、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。EDA技術(shù)的概念EDA技術(shù)是指以計算機為工作平臺，融合了應(yīng)用電子技術(shù)、計算機技術(shù)、信息處理及智能化技術(shù)的最新成果，進行電子產(chǎn)品的自動設(shè)計。利用EDA工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出IC版圖或PCB版圖的整個過程的計算機上自動處理完成?，F(xiàn)在對EDA的概念或范疇用得很寬。包括在機械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個領(lǐng)域，都有EDA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機制造過程中，從設(shè)計、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。112課題研究的意義人們很早以前便有了時間的概念，并發(fā)明了一系列技術(shù)裝置，三千多年前，我國祖先最早發(fā)明了用土和石片刻制成的“土圭”和“日規(guī)”兩種計時器，成為世界上最早發(fā)明計時器的國家之一，可見時鐘的重要性，現(xiàn)在更是一個注重時間的社會，所以研究數(shù)字時鐘能夠給人們帶來極大的便利，對時鐘的數(shù)字化研究有利于人們更準確的了解時間，更有條不紊的完成工作，智能化數(shù)字時鐘的研究對豐富人們的生活具有重要意義。近些年，隨著科技的發(fā)展和社會的進步，人們對數(shù)字鐘的要求也越來越高，傳統(tǒng)的時鐘已不能滿足人們的需求。多功能數(shù)字鐘不管在性能還是在樣式上都發(fā)生了質(zhì)的變化，有電子鬧鐘、數(shù)字鬧鐘等等。時間的寶貴是個亙古不變的真理，然而工作的忙碌性和繁雜性很容易讓人忘記當前的時間或是工作中不能及時方便地知曉時間。交通上，火車汽車要準時到達，航班要準時起飛；在日常生活中，學(xué)校要求上學(xué)準時，公司召開的會議要求參加準時，重要約會要求到達準時；在工業(yè)生產(chǎn)中，許多工作環(huán)節(jié)都規(guī)定了精準的時間、間隔以及次序。所以說，隨時準確地知道時間并且利用時間是學(xué)習(xí)、工作、生活的必要要求。FPGA是一種集成電路芯片，它將各種功能集成到一塊硅片上并且內(nèi)含完善的微型計算機系統(tǒng)。FPGA的優(yōu)點有集成度高、功能強、可靠性高、體積小、功耗低、使用方便、價格低廉等，所以本設(shè)計討論的電子時鐘系統(tǒng)就是利用FPGA制成。電子時鐘與機械時鐘相比具有很多優(yōu)越性，首先，其主要特點是直觀性，電子時鐘可以通過數(shù)字顯示反映出當前的時間。其次在使用壽命方面，因為電子鐘不是機械驅(qū)動，所以使用壽命更長。然后在準確度方面，由于應(yīng)用了電子集成電路和石英晶體振蕩器，數(shù)字時鐘的精準度遠遠超過了老式石英鐘的石英機芯驅(qū)動。最后，電子時鐘還能大大擴展老式鐘表的功能，在準確顯示時間得基礎(chǔ)上，還可借助FPGA實現(xiàn)諸如鬧鈴、定時、自動報警等功能。電子時鐘的意義不僅僅在于反應(yīng)時間本身，這個時間系統(tǒng)還可以當做一個單位模塊應(yīng)用于其他設(shè)備中，比如定時廣播、定時開關(guān)烤箱、定時關(guān)閉路燈，以及其他各種定時電氣的自動啟用等設(shè)備，都是內(nèi)嵌了電子時鐘而實現(xiàn)其時間功能的。因此，研究電字時鐘及其拓展電路的應(yīng)用，將會對以后研究其他自動化設(shè)備產(chǎn)生積極意義隨著現(xiàn)場可編程門陣列（FPGA）的出現(xiàn)，電子系統(tǒng)向集成化，大規(guī)模和高速度等方向發(fā)展的趨勢更加明顯，F(xiàn)PGA是特殊的ASIC芯片，ASIC是專用的系統(tǒng)集成電路，是一種帶有邏輯處理的加速處理器，F(xiàn)PGA與其他的ASIC芯片相比，它具有設(shè)計開發(fā)周期短、設(shè)計制造成本低、開發(fā)工具先進、標準產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實時在線檢測等優(yōu)點，故利用FPGA這一新技術(shù)手段倆研究電子鐘具有重要意義。12畢業(yè)設(shè)計內(nèi)容本設(shè)計為一個多功能的數(shù)字鐘，具有（1）時、分、秒計數(shù)顯示功能，以24小時循環(huán)計時；（2）設(shè)計千分頻產(chǎn)生1HZ的時鐘源；（3）具有清零、調(diào)節(jié)小時、分鐘、整點報時和鬧鈴功能，使用FPGA進行編程和仿真。13本章小結(jié)本章主要介紹了課題背景、設(shè)計任務(wù)和課題意義，對相關(guān)技術(shù)的發(fā)展作了簡要敘述，也對本系統(tǒng)的應(yīng)用及概況進行了說明。第二章FPGA簡介21FPGA概述FPGAFIELDPROGRAMMABLEGATEARRAY現(xiàn)場可編程邏輯門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路ASIC領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。它是當今數(shù)字系統(tǒng)設(shè)計的主要硬件平臺，其主要特點就是完全由用戶通過軟件進行配置和編程，從而完成某種特定的功能，且可以反復(fù)擦寫。在修改和升級時，不需額外地改變PCB電路板，只是在計算機上修改和更新程序，使硬件設(shè)計工作成為軟件開發(fā)工作，縮短了系統(tǒng)設(shè)計的周期，提高了實現(xiàn)的靈活性并降低了成本。211什么是可編程邏輯器件在數(shù)字電子系統(tǒng)領(lǐng)域，存在三種基本的器件類型存儲器、微處理器和邏輯器件。存儲器用來存儲隨機信息，如數(shù)據(jù)表或數(shù)據(jù)庫的內(nèi)容。微處理器執(zhí)行軟件指令來完成范圍廣泛的任務(wù)，如運行字處理程序或視頻游戲。邏輯器件提供特定的功能，包括器件與器件間的接口、數(shù)據(jù)通信、信號處理、數(shù)據(jù)顯示、定時和控制操作、以及系統(tǒng)運行所需要的所有其它功能。邏輯器件又分為固定邏輯和可編程邏輯，固定邏輯是器件復(fù)雜性不同，從設(shè)計、原型到最終生產(chǎn)，當應(yīng)用發(fā)生變化時就要從頭設(shè)計，可編程邏輯器件較固定的優(yōu)點就在于當應(yīng)用發(fā)生變化和器件工作不合適時不用從頭設(shè)計，直接從新編寫邏輯器件后就可以了，這樣就節(jié)省了前期的開發(fā)費用和周期。212工作原理FPGA采用了邏輯單元陣列LCA（LOGICCELLARRAY）這樣一個概念，內(nèi)部包括可配置邏輯模塊CLB（CONFIGURABLELOGICBLOCK）、輸入輸出模塊IOB（INPUTOUTPUTBLOCK）和內(nèi)部連線（INTERCONNECT）三個部分?，F(xiàn)場可編程門陣列（FPGA）是可編程器件，與傳統(tǒng)邏輯電路和門陣列（如PAL，GAL及CPLD器件）相比，F(xiàn)PGA具有不同的結(jié)構(gòu)。FPGA利用小型查找表（161RAM）來實現(xiàn)組合邏輯，每個查找表連接到一個D觸發(fā)器的輸入端，觸發(fā)器再來驅(qū)動其他邏輯電路或驅(qū)動I/O，由此構(gòu)成了既可實現(xiàn)組合邏輯功能又可實現(xiàn)時序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到I/O模塊。FPGA的邏輯是通過向內(nèi)部靜態(tài)存儲單元加載編程數(shù)據(jù)來實現(xiàn)的，存儲在存儲器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與I/O間的聯(lián)接方式，并最終決定了FPGA所能實現(xiàn)的功能，F(xiàn)PGA允許無限次的編程。22FPGA基本結(jié)構(gòu)FPGA一般由3種可編程電路和一個用于存放編程數(shù)據(jù)的靜態(tài)存儲器SRAM組成。這3種可編程電路是可編程邏輯模塊（CLBCONFIGURABLELOGICBLOCK）、輸入/輸出模塊（IOBI/OBLOCK）和互連資源（IRINTERCONNECTRESOURCE）?？删幊踢壿嬆KCLB是實現(xiàn)邏輯功能的基本單元，它們通常規(guī)則的排列成一個陣列，散布于整個芯片；可編程輸入/輸出模塊（IOB）主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源包括各種長度的連接線段和一些可編程連接開關(guān)，它們將各個CLB之間或CLB、IOB之間以及IOB之間連接起來，構(gòu)成特定功能的電路。1CLB是FPGA的主要組成部分。圖21是CLB基本結(jié)構(gòu)框圖，它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。CLB中3個邏輯函數(shù)發(fā)生器分別是G、F和H，相應(yīng)的輸出是G、F和H。G有4個輸入變量G1、G2、G3和G4；F也有4個輸入變量F1、F2、F3和F4。這兩個函數(shù)發(fā)生器是完全獨立的，均可以實現(xiàn)4輸入變量的任意組合邏輯函數(shù)。邏輯函數(shù)發(fā)生器H有3個輸入信號；前兩個是函數(shù)發(fā)生器的輸出G和F，而另一個輸入信號是來自信號變換電路的輸出H1。這個函數(shù)發(fā)生器能實現(xiàn)3輸入變量的各種組合函數(shù)。這3個函數(shù)發(fā)生器結(jié)合起來，可實現(xiàn)多達9變量的邏輯函數(shù)。CLB中有許多不同規(guī)格的數(shù)據(jù)選擇器（四選一、二選一等），通過對CLB內(nèi)部數(shù)據(jù)選擇器的編程，邏輯函數(shù)發(fā)生器G、F和H的輸出可以連接到CLB輸出端X或Y，并用來選擇觸發(fā)器的激勵輸入信號、時鐘有效邊沿、時鐘使能信號以及輸出信號。這些數(shù)據(jù)選擇器的地址控制信號均由編程信息提供，從而實現(xiàn)所需的電路結(jié)構(gòu)。CLB中的邏輯函數(shù)發(fā)生器F和G均為查找表結(jié)構(gòu)，其工作原理類似于ROM。F和G的輸入等效于ROM的地址碼，通過查找ROM中的地址表可以得到相應(yīng)的組合邏輯函數(shù)輸出。另一方面，邏輯函數(shù)發(fā)生器F和G還可以作為器件內(nèi)高速RAM或小的可讀寫存儲器使用，它由信號變換電路控制。CLBCLBCLBCLBCLBCLBBCLBCLBCLBCLBCLBCLBCLBCLBCLBBCLBCLBCLB可編程開關(guān)矩輸入輸出模塊互連資源圖21CLB基本結(jié)構(gòu)2輸入/輸出模塊IOB。IOB提供了器件引腳和內(nèi)部邏輯陣列之間的連接。它主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)/鎖存器、輸出緩沖器組成。每個IOB控制一個引腳，它們可被配置為輸入、輸出或雙向I/O功能。當IOB控制的引腳被定義為輸入時，通過該引腳的輸入信號先送入輸入緩沖器。緩沖器的輸出分成兩路一路可以直接送到MUX，另一路經(jīng)延時幾納秒（或者不延時）送到輸入通路D觸發(fā)器，再送到數(shù)據(jù)選擇器。通過編程給數(shù)據(jù)選擇器不同的控制信息，確定送至CLB陣列的I1和I2是來自輸入緩沖器，還是來自觸發(fā)器。當IOB控制的引腳被定義為輸出時，CLB陣列的輸出信號OUT也可以有兩條傳輸途徑一條是直接經(jīng)MUX送至輸出緩沖器，另一條是先存入輸出通路D觸發(fā)器，再送至輸出緩沖器。IOB輸出端配有兩只MOS管，它們的柵極均可編程，使MOS管導(dǎo)通或截止，分別經(jīng)上拉電阻接通VCC、地線或者不接通，用以改善輸出波形和負載能力。3可編程互連資源IR?？删幊袒ミB資源IR可以將FPGA內(nèi)部的CLB和CLB之間、CLB和IOB之間連接起來，構(gòu)成各種具有復(fù)雜功能的系統(tǒng)。IR主要由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開關(guān)，通過自動布線實現(xiàn)各種電路的連接。23FPGA系統(tǒng)設(shè)計流程一般說來，一個比較大的完整的項目應(yīng)該采用層次化的描述方法分為幾個較大的模塊，定義好各功能模塊之間的接口，然后各個模塊再細分去具體實現(xiàn)，這就是TOPDOWN（自頂向下）的設(shè)計方法。目前這種高層次的設(shè)計方法已被廣泛采用。高層次設(shè)計只是定義系統(tǒng)的行為特征，可以不涉及實現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。CPLD/FPGA系統(tǒng)設(shè)計的工作流程如圖22所示。系統(tǒng)劃分錯誤未找到引用源。編譯器錯誤未找到引用源。代碼級功能仿真錯誤未找到引用源。綜合器錯誤未找到引用源。適配前時序仿真錯誤未找到引用源。適配器錯誤未找到引用源。CPLD/FPGA實現(xiàn)適配后仿真模型錯誤未找到引用源。適配后時序仿真適配報告錯誤未找到引用源。ASIC實現(xiàn)VHDL代碼或圖形方式輸入錯誤未找到引用源。仿真綜合庫器件編程文件錯誤未找到引用源。圖22CPLD/FPGA系統(tǒng)設(shè)計流程流程說明1工程師按照“自頂向下”的設(shè)計方法進行系統(tǒng)劃分。2輸入VHDL代碼，這是設(shè)計中最為普遍的輸入方式。此外，還可以采用圖形輸入方式（框圖、狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點。3將以上的設(shè)計輸入編譯成標準的VHDL文件。4進行代碼級的功能仿真，主要是檢驗系統(tǒng)功能設(shè)計的正確性。這一步驟適用于大型設(shè)計，因為對于大型設(shè)計來說，在綜合前對源代碼仿真，就可以大大減少設(shè)計重復(fù)的次數(shù)和時間。一般情況下，這一仿真步驟可略去。5利用綜合器對VHDL源代碼進行綜合優(yōu)化處理，生成門級描述的網(wǎng)絡(luò)表文件，這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。綜合優(yōu)化是針對ASIC芯片供應(yīng)商的某一產(chǎn)品系列進行的，所以綜合的過程要在相應(yīng)的廠家綜合庫的支持下才能完成。6利用產(chǎn)生的網(wǎng)絡(luò)表文件進行適配前的時序仿真，仿真過程不涉及具體器件的硬件特性，是較為粗略的。一般的設(shè)計，也可略去這一步驟。7利用適配器將綜合后的網(wǎng)絡(luò)表文件針對某一具體的目標器件進行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。8在適配完成后，產(chǎn)生多項設(shè)計結(jié)果（A）適配報告，包括芯片內(nèi)部資源利用情況，設(shè)計的布爾方程描述情況等；（B）適配后的仿真模型；（C）器件編程文件。根據(jù)適配后的仿真模型，可以進行適配后時序仿真，因為已經(jīng)得到器件的實際硬件特性（如時延特性），所以仿真結(jié)果能比較精確的預(yù)期未來芯片的實際性能。如果仿真結(jié)果達不到設(shè)計要求，就修改VHDL源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計要求。最后將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標芯片CPLD/FPGA中。24本章小結(jié)本章主要介紹了PFGA的基本結(jié)構(gòu)、設(shè)計流程和工作原理，也對軟件的工作環(huán)境進行了詳細說明第三章數(shù)字鐘的整體設(shè)計方案31數(shù)字鐘的構(gòu)成數(shù)字鐘實際上是一個對標準頻率（1HZ）進行計數(shù)的計數(shù)電路。由于計數(shù)的起始時間不可能與標準時間（如北京時間）一致，故需要在電路上加一個校時電路，同時標準的1HZ時間信號必須做到準確穩(wěn)定。通常使用石英晶體振蕩器電路構(gòu)成數(shù)字鐘。圖31所示為數(shù)字鐘的一般構(gòu)成框圖。譯碼驅(qū)動譯碼驅(qū)動譯碼驅(qū)動譯碼驅(qū)動譯碼驅(qū)動譯碼驅(qū)動時十位計數(shù)時個位計數(shù)分十位計數(shù)分個位計數(shù)秒十位計數(shù)秒個位計數(shù)校時控制電路校分控制電路分頻器電路分頻器電路晶體振蕩器電路1HZ圖31數(shù)字鐘的組成框圖晶體振蕩器電路晶體振蕩器電路給數(shù)字鐘提供一個頻率穩(wěn)定準確的32768Z的方波信號，可保證數(shù)字鐘的走時準確及穩(wěn)定。不管是指針式的電子鐘還是數(shù)字顯示的電子鐘都使用了晶體振蕩器電路。分頻器電路分頻器電路將32768Z的高頻方波信號經(jīng)32768（152）次分頻后得到1HZ的方波信號供秒計數(shù)器進行計數(shù)。分頻器實際上也就是計數(shù)器。時間計數(shù)器電路時間計數(shù)電路由秒個位和秒十位計數(shù)器、分個位和分十位計數(shù)器及時個位和時十位計數(shù)器電路構(gòu)成，其中秒個位和秒十位計數(shù)器、分個位和分十位計數(shù)器為6