重慶大學(xué)光電學(xué)院EDA復(fù)習(xí)試卷

電子設(shè)計(jì)自動(dòng)化試卷I .選擇題1.2.基于EDA軟件的FPGA/CPLD的設(shè)計(jì)過程如下：原理圖/HDL文本輸入合成適配編程下載硬件測(cè)試。A.功能模擬b .時(shí)序模擬C.邏輯綜合d .配置3.IP核在EDA技術(shù)和開發(fā)中起著非常重要的作用。提供了以硬件描述語言(如VHDL)描述的功能塊，但是不涉及用于實(shí)現(xiàn)該功能塊的特定電路的IP核是_ _ _ _ _ _ _ _ _ _ _。A.柔軟的IPB。固體IPC.硬IPD。好4.合成是EDA設(shè)計(jì)過程的關(guān)鍵步驟，在下面的合成描述中，_ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _是錯(cuò)誤的。綜合是將抽象設(shè)計(jì)層次中的一個(gè)表示轉(zhuǎn)換成另一個(gè)表示的過程。綜合是將電路的高級(jí)語言轉(zhuǎn)換成低級(jí)網(wǎng)表文件，該文件可以映射到可編程門陣列/可編程邏輯器件的基本結(jié)構(gòu)。為了滿足系統(tǒng)的速度、面積和性能要求，有必要對(duì)綜合進(jìn)行約束，這就是所謂的綜合約束。D.合成可以理解為用電路網(wǎng)表文件描述軟件和給定硬件結(jié)構(gòu)的映射過程，并且這種映射關(guān)系是唯一的(即合成結(jié)果是唯一的)。5.大規(guī)?？删幊唐骷饕‵PGA和CPLD，其中CPLD通過_ _ _ _ _ _實(shí)現(xiàn)其邏輯功能。A.可編程產(chǎn)品術(shù)語邏輯查找表(LUT)C.輸入緩沖器d .輸出緩沖器6.VHDL是一種結(jié)構(gòu)化設(shè)計(jì)語言。設(shè)計(jì)實(shí)體(電路模塊)包括實(shí)體和結(jié)構(gòu)，結(jié)構(gòu)描述_ _ _ _ _ _ _ _ _ _ _。A.設(shè)備外部特性b .設(shè)備內(nèi)部功能C.設(shè)備的外部特征和內(nèi)部功能7.電子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率、降低功耗(即面積優(yōu)化)和提高運(yùn)行速度(即速度優(yōu)化)；在以下方法中，_ _ _ _ _ _，不屬于區(qū)域優(yōu)化。A.管道設(shè)計(jì)b .資源共享C.邏輯優(yōu)化d .序列化8.正在處理信號(hào)分配語句，其信號(hào)更新為_ _ _ _ _ _ _ _ _ _ _ _ _ _。A.b .進(jìn)程結(jié)束時(shí)立即完成C.按順序完成d是錯(cuò)誤的。9.對(duì)于不完整的IF語句，綜合結(jié)果可以實(shí)現(xiàn)_ _ _ _ _ _。A.時(shí)序邏輯電路C.雙向電路d .三態(tài)控制電路10.在狀態(tài)機(jī)編碼方法中，_ _ _ _ _ _ _ _ _ _占用較多的觸發(fā)器，但其簡(jiǎn)單的編碼方法可以減少狀態(tài)解碼組合邏輯資源，并且容易控制非法狀態(tài)。A.一位熱碼編碼b .順序編碼C.狀態(tài)位直接輸出編碼二。用VHDL程序填空1.下面的過程是一個(gè)1位十進(jìn)制計(jì)數(shù)器的VHDL描述，它將被完成。圖書館。使用電氣和電子工程師協(xié)會(huì)。_。全部；使用電氣和電子工程師協(xié)會(huì)。標(biāo)準(zhǔn)邏輯無符號(hào)。全部；實(shí)體碳納米管端口(標(biāo)準(zhǔn)邏輯中的CLK :Q :輸出標(biāo)準(zhǔn)邏輯向量(3下降0)；末端碳納米管10；_的建筑有限公司信號(hào)Q1 :標(biāo)準(zhǔn)邏輯向量(3向下0)；開始過程(CLK)_如果_ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _，則邊緣檢測(cè)如果Q1 10，那么Q1=(OTHERS=0)；-零點(diǎn)設(shè)置其他Q1=Q1 1；-加1結(jié)束中頻；結(jié)束中頻；結(jié)束流程；_結(jié)束bhv。2.下面是一個(gè)多路復(fù)用器的VHDL描述，試著完全補(bǔ)充一下。圖書館。使用電氣和電子工程師協(xié)會(huì)。標(biāo)準(zhǔn)邏輯1164。全部；實(shí)體預(yù)算信息系統(tǒng)端口(sel : _ _ _ _標(biāo)準(zhǔn)邏輯；標(biāo)準(zhǔn)邏輯向量中的a、B :向下0)；y : _ _ _ _ _ STD _ LOGIC _ VECTOR(_ _ _ DOWNTO 0)；END bmux。英國(guó)建筑事務(wù)所建筑事務(wù)所開始當(dāng)sel=1時(shí)y=A _ _ _ _ _ _。結(jié)束bhv。第三，VHDL程序糾錯(cuò)仔細(xì)閱讀以下程序并回答問題圖書館。- 1使用電氣和電子工程師協(xié)會(huì)。標(biāo)準(zhǔn)邏輯1164。全部；- 2實(shí)體LED7SEG IS - 3端口(標(biāo)準(zhǔn)邏輯向量中的：(3向下0)；- 4標(biāo)準(zhǔn)邏輯中的CLK :- 5LED7S :輸出標(biāo)準(zhǔn)邏輯向量(6向下0)；- 6結(jié)束LED7SEG- 7LED7SEG IS - 8的架構(gòu)之一信號(hào)TMP :標(biāo)準(zhǔn)邏輯；- 9開始- 10SYNC :流程(CLK，A) - 11BEGIN - 12如果克文特和CLK=1，則- 13TMP=A；- 14結(jié)束中頻；- 15歲結(jié)束流程；- 16歲OUTLED :工藝(TMP) - 17BEGIN - 18病例TMP IS - 19當(dāng)0000=LED7S=；- 20WHEN 0001 =LED7S=- 21當(dāng) 0010=LED7S=;- 22當(dāng) 0011=LED7S=;- 23當(dāng) 0100=LED7S=;- 24當(dāng) 0101=LED7S=;- 25當(dāng) 0110=LED7S=;- 26當(dāng) 0111=LED7S=;- 27當(dāng)1000=LED7S=；- 28歲當(dāng)1001=LED7S=“”；- 29結(jié)案；- 30結(jié)束流程；- 31結(jié)束一個(gè)；- 321.程序中有兩個(gè)錯(cuò)誤，試著指出它們并解釋原因：2.修改相應(yīng)的程序行：錯(cuò)誤1行號(hào)：程序更改為：錯(cuò)誤2行號(hào)：程序更改為：四、閱讀下面的VHDL程序，畫出原理圖(RTL級(jí))圖書館。使用電氣和電子工程師協(xié)會(huì)。標(biāo)準(zhǔn)邏輯1164。全部；實(shí)體擁有的是端口(標(biāo)準(zhǔn)邏輯中的：標(biāo)準(zhǔn)邏輯中的b :c :輸出標(biāo)準(zhǔn)邏輯；d :輸出標(biāo)準(zhǔn)邏輯)；最終實(shí)體；民政總署的架構(gòu)開始c=非(與非b)；d=(a或b)和(a與非b)；結(jié)束架構(gòu)fh1五、請(qǐng)根據(jù)課題要求編寫相應(yīng)的VHDL程序1.啟用計(jì)數(shù)的異步復(fù)位計(jì)數(shù)器輸入端口：clk時(shí)鐘信號(hào)Rst異步復(fù)位信號(hào)計(jì)數(shù)使能負(fù)載同步加載數(shù)據(jù)(加載)數(shù)據(jù)輸入，位寬為10輸出端口：Q計(jì)數(shù)輸出，位寬102.請(qǐng)看下面的原理圖，并寫出相應(yīng)的VHDL描述。六.綜合問題下圖是模數(shù)轉(zhuǎn)換采集系統(tǒng)的一部分。要求設(shè)計(jì)現(xiàn)場(chǎng)可編程門陣列采集控制模塊。該模塊由三部分組成：控制器、地址計(jì)數(shù)器和嵌入式雙端口隨機(jī)存取存儲(chǔ)器?？刂破魇且粋€(gè)狀態(tài)機(jī)，控制AD574并寫入adram。Adram是一種LPM隨機(jī)存取存儲(chǔ)器，當(dāng)wren為“1”時(shí)允許寫入數(shù)據(jù)。試著分別回答問題。下面列出了AD574的控制模式和控制時(shí)序圖。AD574邏輯控制真值表(x為任意值)土木工程師CS羅馬天主教K12_8A0工作行為0XXXX禁令X1XXX禁令100X0開始12位轉(zhuǎn)換100X1啟動(dòng)8位轉(zhuǎn)換1011X12位并行輸出有效10100高8位并行輸出有效10101低4位加上尾隨的4個(gè)零是有效的。AD574工作時(shí)序：1.要求AD574以12位轉(zhuǎn)換模式工作。如何設(shè)置K12_8和A0控制2.嘗試?yán)L制控件狀態(tài)機(jī)的狀態(tài)圖3.地址計(jì)數(shù)器模塊的VHDL描述輸入端口：clkinc計(jì)數(shù)脈沖Cntclr計(jì)數(shù)器零輸出端口：rdaddrRAM讀取地址，位寬10位4.根據(jù)狀態(tài)圖，嘗試用VHDL描述控制5.adram的已知端口描述如下實(shí)體adram IS港口（標(biāo)準(zhǔn)邏輯向量中的數(shù)據(jù)：(11 DOWNTO 0)；-寫入數(shù)據(jù)標(biāo)準(zhǔn)邏輯向量中的wraddress :(9 DOWNTO 0)；-寫地址標(biāo)準(zhǔn)邏輯向量中的rdaddress :(9 DOWNTO 0)；-讀取地址標(biāo)準(zhǔn)邏輯：中的wren :=1；-寫使能q : outtd _ logic _ vector(11 down至0)-讀取數(shù)據(jù))；END adram用VHDL語言描述了整個(gè)FPGA采集和控制模塊，并給出了一個(gè)實(shí)例。電子設(shè)計(jì)自動(dòng)化測(cè)試答案I .選擇題1.2.基于EDA軟件的FPGA/CPLD設(shè)計(jì)過程如下：原理圖/HDL文本輸入 A _ _ 合成適配 B _ _ 程序下載硬件測(cè)試。P14A.功能模擬b .時(shí)序模擬C.邏輯綜合d .配置3.IP核在EDA技術(shù)和開發(fā)中起著非常重要的作用。提供了以硬件描述語言(例如，VHDL)描述的功能塊，但是不涉及用于實(shí)現(xiàn)該功能塊的特定電路的IP核是_ _ A _ _。P25A.柔軟的IPB。固體IPC.硬IPD。好4.綜合是EDA設(shè)計(jì)過程的關(guān)鍵步驟。在下面對(duì)合成的描述中，_ _ d _ _ _是錯(cuò)誤的。P15綜合是將抽象設(shè)計(jì)層次中的一個(gè)表示轉(zhuǎn)換成另一個(gè)表示的過程。綜合是將電路的高級(jí)語言轉(zhuǎn)換成低級(jí)網(wǎng)表文件，該文件可以映射到可編程門陣列/可編程邏輯器件的基本結(jié)構(gòu)。為了滿足系統(tǒng)的速度、面積和性能要求，有必要對(duì)綜合進(jìn)行約束，這就是所謂的綜合約束。D.合成可以理解為用電路網(wǎng)表文件描述軟件和給定硬件結(jié)構(gòu)的映射過程，并且這種映射關(guān)系是唯一的(即合成結(jié)果是唯一的)。5.大規(guī)?？删幊唐骷饕ìF(xiàn)場(chǎng)可編程門陣列和可編程邏輯器件，其中可編程邏輯器件通過_ A _實(shí)現(xiàn)其邏輯功能。P42A.可編程產(chǎn)品術(shù)語邏輯查找表(LUT)C.輸入緩沖器d .輸出緩沖器6.VHDL是一種結(jié)構(gòu)化設(shè)計(jì)語言。設(shè)計(jì)實(shí)體(電路模塊)由一個(gè)實(shí)體和一個(gè)結(jié)構(gòu)組成，描述了_ _ _ _ _ b _ _。P274A.設(shè)備外部特性b .設(shè)備內(nèi)部功能C.設(shè)備的外部特征和內(nèi)部功能7.電子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率、降低功耗(即面積優(yōu)化)和提高運(yùn)行速度(即速度優(yōu)化)；在以下方法中，_ a _ _，不屬于區(qū)域優(yōu)化。P238A.管道設(shè)計(jì)b .資源共享C.邏輯優(yōu)化d .序列化8.正在處理信號(hào)分配語句，其信號(hào)更新為_ _ _ B _ _。P134A.b .進(jìn)程結(jié)束時(shí)立即完成C.按順序完成d是錯(cuò)誤的。9.對(duì)于不完整的IF語句，綜合結(jié)果可以是_A_。P147A.時(shí)序邏輯電路C.雙向電路d .