重慶大學光電學院EDA復習試卷

電子設計自動化試卷I .選擇題1.2.基于EDA軟件的FPGA/CPLD的設計過程如下：原理圖/HDL文本輸入合成適配編程下載硬件測試。A.功能模擬b .時序模擬C.邏輯綜合d .配置3.IP核在EDA技術和開發(fā)中起著非常重要的作用。提供了以硬件描述語言(如VHDL)描述的功能塊，但是不涉及用于實現(xiàn)該功能塊的特定電路的IP核是_ _ _ _ _ _ _ _ _ _ _。A.柔軟的IPB。固體IPC.硬IPD。好4.合成是EDA設計過程的關鍵步驟，在下面的合成描述中，_ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _是錯誤的。綜合是將抽象設計層次中的一個表示轉換成另一個表示的過程。綜合是將電路的高級語言轉換成低級網(wǎng)表文件，該文件可以映射到可編程門陣列/可編程邏輯器件的基本結構。為了滿足系統(tǒng)的速度、面積和性能要求，有必要對綜合進行約束，這就是所謂的綜合約束。D.合成可以理解為用電路網(wǎng)表文件描述軟件和給定硬件結構的映射過程，并且這種映射關系是唯一的(即合成結果是唯一的)。5.大規(guī)模可編程器件主要包括FPGA和CPLD，其中CPLD通過_ _ _ _ _ _實現(xiàn)其邏輯功能。A.可編程產(chǎn)品術語邏輯查找表(LUT)C.輸入緩沖器d .輸出緩沖器6.VHDL是一種結構化設計語言。設計實體(電路模塊)包括實體和結構，結構描述_ _ _ _ _ _ _ _ _ _ _。A.設備外部特性b .設備內部功能C.設備的外部特征和內部功能7.電子系統(tǒng)設計優(yōu)化，主要考慮提高資源利用率、降低功耗(即面積優(yōu)化)和提高運行速度(即速度優(yōu)化)；在以下方法中，_ _ _ _ _ _，不屬于區(qū)域優(yōu)化。A.管道設計b .資源共享C.邏輯優(yōu)化d .序列化8.正在處理信號分配語句，其信號更新為_ _ _ _ _ _ _ _ _ _ _ _ _ _。A.b .進程結束時立即完成C.按順序完成d是錯誤的。9.對于不完整的IF語句，綜合結果可以實現(xiàn)_ _ _ _ _ _。A.時序邏輯電路C.雙向電路d .三態(tài)控制電路10.在狀態(tài)機編碼方法中，_ _ _ _ _ _ _ _ _ _占用較多的觸發(fā)器，但其簡單的編碼方法可以減少狀態(tài)解碼組合邏輯資源，并且容易控制非法狀態(tài)。A.一位熱碼編碼b .順序編碼C.狀態(tài)位直接輸出編碼二。用VHDL程序填空1.下面的過程是一個1位十進制計數(shù)器的VHDL描述，它將被完成。圖書館。使用電氣和電子工程師協(xié)會。_。全部；使用電氣和電子工程師協(xié)會。標準邏輯無符號。全部；實體碳納米管端口(標準邏輯中的CLK :Q :輸出標準邏輯向量(3下降0)；末端碳納米管10；_的建筑有限公司信號Q1 :標準邏輯向量(3向下0)；開始過程(CLK)_如果_ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _，則邊緣檢測如果Q1 10，那么Q1=(OTHERS=0)；-零點設置其他Q1=Q1 1；-加1結束中頻；結束中頻；結束流程；_結束bhv。2.下面是一個多路復用器的VHDL描述，試著完全補充一下。圖書館。使用電氣和電子工程師協(xié)會。標準邏輯1164。全部；實體預算信息系統(tǒng)端口(sel : _ _ _ _標準邏輯；標準邏輯向量中的a、B :向下0)；y : _ _ _ _ _ STD _ LOGIC _ VECTOR(_ _ _ DOWNTO 0)；END bmux。英國建筑事務所建筑事務所開始當sel=1時y=A _ _ _ _ _ _。結束bhv。第三，VHDL程序糾錯仔細閱讀以下程序并回答問題圖書館。- 1使用電氣和電子工程師協(xié)會。標準邏輯1164。全部；- 2實體LED7SEG IS - 3端口(標準邏輯向量中的：(3向下0)；- 4標準邏輯中的CLK :- 5LED7S :輸出標準邏輯向量(6向下0)；- 6結束LED7SEG- 7LED7SEG IS - 8的架構之一信號TMP :標準邏輯；- 9開始- 10SYNC :流程(CLK，A) - 11BEGIN - 12如果克文特和CLK=1，則- 13TMP=A；- 14結束中頻；- 15歲結束流程；- 16歲OUTLED :工藝(TMP) - 17BEGIN - 18病例TMP IS - 19當0000=LED7S=；- 20WHEN 0001 =LED7S=- 21當 0010=LED7S=;- 22當 0011=LED7S=;- 23當 0100=LED7S=;- 24當 0101=LED7S=;- 25當 0110=LED7S=;- 26當 0111=LED7S=;- 27當1000=LED7S=；- 28歲當1001=LED7S=“”；- 29結案；- 30結束流程；- 31結束一個；- 321.程序中有兩個錯誤，試著指出它們并解釋原因：2.修改相應的程序行：錯誤1行號：程序更改為：錯誤2行號：程序更改為：四、閱讀下面的VHDL程序，畫出原理圖(RTL級)圖書館。使用電氣和電子工程師協(xié)會。標準邏輯1164。全部；實體擁有的是端口(標準邏輯中的：標準邏輯中的b :c :輸出標準邏輯；d :輸出標準邏輯)；最終實體；民政總署的架構開始c=非(與非b)；d=(a或b)和(a與非b)；結束架構fh1五、請根據(jù)課題要求編寫相應的VHDL程序1.啟用計數(shù)的異步復位計數(shù)器輸入端口：clk時鐘信號Rst異步復位信號計數(shù)使能負載同步加載數(shù)據(jù)(加載)數(shù)據(jù)輸入，位寬為10輸出端口：Q計數(shù)輸出，位寬102.請看下面的原理圖，并寫出相應的VHDL描述。六.綜合問題下圖是模數(shù)轉換采集系統(tǒng)的一部分。要求設計現(xiàn)場可編程門陣列采集控制模塊。該模塊由三部分組成：控制器、地址計數(shù)器和嵌入式雙端口隨機存取存儲器?？刂破魇且粋€狀態(tài)機，控制AD574并寫入adram。Adram是一種LPM隨機存取存儲器，當wren為“1”時允許寫入數(shù)據(jù)。試著分別回答問題。下面列出了AD574的控制模式和控制時序圖。AD574邏輯控制真值表(x為任意值)土木工程師CS羅馬天主教K12_8A0工作行為0XXXX禁令X1XXX禁令100X0開始12位轉換100X1啟動8位轉換1011X12位并行輸出有效10100高8位并行輸出有效10101低4位加上尾隨的4個零是有效的。AD574工作時序：1.要求AD574以12位轉換模式工作。如何設置K12_8和A0控制2.嘗試繪制控件狀態(tài)機的狀態(tài)圖3.地址計數(shù)器模塊的VHDL描述輸入端口：clkinc計數(shù)脈沖Cntclr計數(shù)器零輸出端口：rdaddrRAM讀取地址，位寬10位4.根據(jù)狀態(tài)圖，嘗試用VHDL描述控制5.adram的已知端口描述如下實體adram IS港口（標準邏輯向量中的數(shù)據(jù)：(11 DOWNTO 0)；-寫入數(shù)據(jù)標準邏輯向量中的wraddress :(9 DOWNTO 0)；-寫地址標準邏輯向量中的rdaddress :(9 DOWNTO 0)；-讀取地址標準邏輯：中的wren :=1；-寫使能q : outtd _ logic _ vector(11 down至0)-讀取數(shù)據(jù))；END adram用VHDL語言描述了整個FPGA采集和控制模塊，并給出了一個實例。電子設計自動化測試答案I .選擇題1.2.基于EDA軟件的FPGA/CPLD設計過程如下：原理圖/HDL文本輸入 A _ _ 合成適配 B _ _ 程序下載硬件測試。P14A.功能模擬b .時序模擬C.邏輯綜合d .配置3.IP核在EDA技術和開發(fā)中起著非常重要的作用。提供了以硬件描述語言(例如，VHDL)描述的功能塊，但是不涉及用于實現(xiàn)該功能塊的特定電路的IP核是_ _ A _ _。P25A.柔軟的IPB。固體IPC.硬IPD。好4.綜合是EDA設計過程的關鍵步驟。在下面對合成的描述中，_ _ d _ _ _是錯誤的。P15綜合是將抽象設計層次中的一個表示轉換成另一個表示的過程。綜合是將電路的高級語言轉換成低級網(wǎng)表文件，該文件可以映射到可編程門陣列/可編程邏輯器件的基本結構。為了滿足系統(tǒng)的速度、面積和性能要求，有必要對綜合進行約束，這就是所謂的綜合約束。D.合成可以理解為用電路網(wǎng)表文件描述軟件和給定硬件結構的映射過程，并且這種映射關系是唯一的(即合成結果是唯一的)。5.大規(guī)?？删幊唐骷饕ìF(xiàn)場可編程門陣列和可編程邏輯器件，其中可編程邏輯器件通過_ A _實現(xiàn)其邏輯功能。P42A.可編程產(chǎn)品術語邏輯查找表(LUT)C.輸入緩沖器d .輸出緩沖器6.VHDL是一種結構化設計語言。設計實體(電路模塊)由一個實體和一個結構組成，描述了_ _ _ _ _ b _ _。P274A.設備外部特性b .設備內部功能C.設備的外部特征和內部功能7.電子系統(tǒng)設計優(yōu)化，主要考慮提高資源利用率、降低功耗(即面積優(yōu)化)和提高運行速度(即速度優(yōu)化)；在以下方法中，_ a _ _，不屬于區(qū)域優(yōu)化。P238A.管道設計b .資源共享C.邏輯優(yōu)化d .序列化8.正在處理信號分配語句，其信號更新為_ _ _ B _ _。P134A.b .進程結束時立即完成C.按順序完成d是錯誤的。9.對于不完整的IF語句，綜合結果可以是_A_。P147A.時序邏輯電路C.雙向電路d .