邏輯電路的分析和設(shè)計(jì)-2ppt課件

該部分學(xué)習(xí)要求熟悉組合邏輯電路的特點(diǎn)和常見(jiàn)形式；熟練掌握組合電路分析和設(shè)計(jì)的基本方法；了解競(jìng)爭(zhēng)、冒險(xiǎn)的概念；掌握消除冒險(xiǎn)的基本方法。,CombinationalLogicCircuit(組合邏輯電路),組合邏輯電路需要討論的兩個(gè)基本問(wèn)題是“分析”(analysis)與“設(shè)計(jì)”(design)。所謂分析是已知邏輯電路，要求描述其工作特征或邏輯功能；所謂設(shè)計(jì)與“分析”相反，是對(duì)于確定的邏輯要求，要求用電路來(lái)實(shí)現(xiàn)它們?！霸O(shè)計(jì)”又稱(chēng)為“綜合”(synthesis)。,組合邏輯電路的定義（definition）,如果一個(gè)邏輯電路在任何時(shí)刻產(chǎn)生的穩(wěn)定輸出值僅僅取決于該時(shí)刻各輸入值的組合，而與過(guò)去的輸入值無(wú)關(guān),則稱(chēng)該電路為“組合邏輯電路”。,組合邏輯電路的上述特點(diǎn)是相對(duì)于“時(shí)序邏輯電路”而言的。,簡(jiǎn)單的邏輯門(mén)電路,實(shí)現(xiàn)“與”、“或”、“非”三種基本運(yùn)算的門(mén)電路稱(chēng)為簡(jiǎn)單門(mén)電路。,邏輯門(mén)(LogicGates)電路的邏輯符號(hào)(symbol),復(fù)合(Combinational)邏輯門(mén)電路,復(fù)合門(mén)在邏輯功能上是簡(jiǎn)單邏輯門(mén)的組合，實(shí)際性能上有所提高。常用的復(fù)合門(mén)有“與非門(mén)”，“或非門(mén)”、“與或非門(mén)”和“異或門(mén)”等。,邏輯門(mén)電路的邏輯符號(hào),邏輯門(mén)電路有不同的表示符號(hào)，這些僅僅是習(xí)慣性差異,邏輯門(mén)電路有不同的表示符號(hào)，這些僅僅是習(xí)慣性差異,邏輯門(mén)電路有不同的表示符號(hào)，這些僅僅是習(xí)慣性差異,邏輯函數(shù)的電路實(shí)現(xiàn),函數(shù)的表現(xiàn)形式和實(shí)際的邏輯電路之間有著對(duì)應(yīng)關(guān)系。而實(shí)際邏輯電路大量使用“與非門(mén)”、“或非門(mén)”、“與或非門(mén)”等。所以，必須對(duì)一般的函數(shù)表達(dá)式作適當(dāng)?shù)男问睫D(zhuǎn)換。,用“與非門(mén)”實(shí)現(xiàn)邏輯函數(shù),第一步求出函數(shù)的最簡(jiǎn)“與-或”表達(dá)式。,第二步將其變換成“與非-與非”表達(dá)式。,第三步畫(huà)出函數(shù)表達(dá)式對(duì)應(yīng)的邏輯電路圖。,邏輯函數(shù)的電路實(shí)現(xiàn),所謂“與或式”也就是先“與”后“或”，也就是積之和，也就是SOP。與或式=積之和=SOP=SumOfProducts,邏輯函數(shù)的電路實(shí)現(xiàn),思考：怎樣將“與-或式”變?yōu)椤芭c非-與非”式？,做法是：加上兩層非，即取非兩次,解：,第一步:,第二步：,第三步：,該電路是一個(gè)兩級(jí)(TwoLevels)“與非”電路。,如不限制級(jí)數(shù)，該電路可進(jìn)一步簡(jiǎn)化。,用“或非門(mén)”實(shí)現(xiàn)邏輯函數(shù),第一步求出函數(shù)的最簡(jiǎn)“或-與”表達(dá)式。,第二步將其變換成“或非-或非”表達(dá)式。,第三步畫(huà)出函數(shù)表達(dá)式對(duì)應(yīng)的邏輯電路圖。,邏輯函數(shù)的電路實(shí)現(xiàn),所謂“或與式”也就是先“或”后“與”，也就是和之積，也就是POS?；蚺c式=和之積=POS=ProductOfSums,邏輯函數(shù)的電路實(shí)現(xiàn),思考：怎樣將“或-與式”變?yōu)椤盎蚍?或非”式？,做法是：加上兩層非，即取非兩次,解：,第一步:,第二步：,第三步：,用“與或非門(mén)”實(shí)現(xiàn)邏輯函數(shù),第一步求出其反函數(shù)的最簡(jiǎn)“與-或”表達(dá)式。,第二步將上式兩邊取反，變成“與-或-非”表達(dá)式。,第三步畫(huà)出函數(shù)表達(dá)式對(duì)應(yīng)的邏輯電路圖。,邏輯函數(shù)的電路實(shí)現(xiàn),求反函數(shù)的“與或式”可以先在卡諾圖中變換0、1得到反函數(shù)的卡諾圖，然后再化簡(jiǎn)。,例：用“與或非門(mén)”實(shí)現(xiàn)邏輯電路。,F(A,B,C,D)=m(1,3,4,5,6,7,12,14),解：,第一步:,第二步：,第三步：,用“異或門(mén)”實(shí)現(xiàn)邏輯函數(shù),第一步求出函數(shù)的最簡(jiǎn)形式。,第二步將其變換成“異或”表達(dá)式。,第三步畫(huà)出函數(shù)表達(dá)式對(duì)應(yīng)的邏輯電路圖。,例：用“異或門(mén)”實(shí)現(xiàn)邏輯電路：,F(A,B,C,D)=m(1,2,4,7,8,11,13,14),解：,第一步:,由卡諾圖可知該邏輯函數(shù)已不能化簡(jiǎn)。,邏輯函數(shù)的電路實(shí)現(xiàn),第二步：,=(AB)(CD)+(AB)(CD),=(AB)(CD),=ABCD,第三步：,可以用“異或門(mén)”實(shí)現(xiàn)的電路，其卡諾圖在形式上具有0-1相間的形式，如右所示。,要得到“與非-與非式”，對(duì)“與或式”取非非；要得到“或非-或非式”，對(duì)“或與式”取非非；要得到“與或非式”，對(duì)反函數(shù)的“與或式”取非；異或式的卡諾圖具有0-1相間的形式。,分析的任務(wù)：根據(jù)給定的組合電路，寫(xiě)出邏輯函數(shù)表達(dá)式，并以此來(lái)描述它的邏輯功能，確定輸入與輸出的關(guān)系，必要時(shí)對(duì)其設(shè)計(jì)的合理性進(jìn)行評(píng)定。,分析的一般步驟：,第一步：寫(xiě)出給定組合電路的邏輯函數(shù)表達(dá)式；,第二步：化簡(jiǎn)邏輯函數(shù)表達(dá)式；,第三步：根據(jù)化簡(jiǎn)的結(jié)果列出真值表；,第四步：功能評(píng)述。,組合邏輯電路的分析,解：,化簡(jiǎn)：,例1：分析下圖給定的組合電路。,列出真值表,功能評(píng)述,由真值可知,當(dāng)A、B、C取相同值時(shí),F為1,否則F為0。所以該電路是一個(gè)“一致性判定電路”。,例2：分析下圖給定的組合電路。,解：,一：寫(xiě)出邏輯表達(dá)式,二：化簡(jiǎn),=BC,三：列出邏輯函數(shù)的真值表,四：邏輯問(wèn)題評(píng)述等效邏輯電路略。,設(shè)計(jì)任務(wù)：根據(jù)給定要求的文字描述或邏輯函數(shù)，在特定條件下，找出用最少的邏輯門(mén)來(lái)實(shí)現(xiàn)給定邏輯功能的方案，并畫(huà)出邏輯電路圖。,設(shè)計(jì)的一般步驟：,第一步：根據(jù)邏輯要求建立真值表；,第二步：根據(jù)真值表寫(xiě)出邏輯函數(shù)的最小項(xiàng)之和表達(dá)式；,第三步：化簡(jiǎn)并轉(zhuǎn)換為適當(dāng)?shù)男问剑?第四步：根據(jù)表達(dá)式畫(huà)出邏輯電路圖；,組合邏輯電路的設(shè)計(jì),例1：假設(shè)有兩整數(shù)，每個(gè)都由兩位二進(jìn)制數(shù)組成用X=x1x2,Y=y1y2表示，要求用“與非門(mén)”設(shè)計(jì)一個(gè)判別XY的邏輯電路。,解：,第一步建立真值表,第二步寫(xiě)出邏輯表達(dá)式，這是一種值得推薦的表示法。,單輸出組合電路設(shè)計(jì),上式成立是因?yàn)樗凶钚№?xiàng)之和為1,例1：假設(shè)有兩整數(shù)，每個(gè)都由兩位二進(jìn)制數(shù)組成用X=x1x2,Y=y1y2表示，要求用“與非門(mén)”設(shè)計(jì)一個(gè)判別XY的邏輯電路。,解：,第三步根據(jù)卡諾圖化簡(jiǎn),單輸出組合電路設(shè)計(jì),第四步畫(huà)出邏輯電路圖,例2：用與非門(mén)設(shè)計(jì)一個(gè)三變量“多數(shù)表決電路”。,解：第一步：建立真值表；,輸入即表達(dá)者,共有3個(gè),分別用A、B、C表示,并設(shè)“同意”為1，“反對(duì)”為0。,輸出即決議是否通過(guò),用F表示,并設(shè)“通過(guò)”為1,“否決”為0。,第二步：寫(xiě)出最小項(xiàng)之和表達(dá)式；,第三步：化簡(jiǎn)并轉(zhuǎn)換成適當(dāng)形式；,第四步：畫(huà)出邏輯圖。,F(A,B,C)=m(3,5,6,7),F(A,B,C)=AB+AC+BC,例3：用與非門(mén)設(shè)計(jì)一位數(shù)制范圍指示器，十進(jìn)制數(shù)用8421BCD碼表示，當(dāng)輸入大于4時(shí)，電路輸出為1，否則為0。,解：,第一步建立真值表,8421BCD碼只利用了十種組合，還冗余六種組合。,第二步寫(xiě)出邏輯表達(dá)式,第三步化簡(jiǎn),F(A,B,C,D)=m(5,6,7,8,9)+d(10,11,12,13,14,15),F(A,B,C,D)=A+BD+BC,第四步畫(huà)出邏輯電路圖,例4：設(shè)計(jì)一個(gè)四位二進(jìn)制碼的奇偶發(fā)生器。采用偶校驗(yàn)原則。,解：,第一步建立真值表,奇偶位發(fā)生器四位二進(jìn)制碼用B8、B4、B2、B1表示，輸出的奇偶位用P表示，真值表如右。,第二步寫(xiě)出邏輯表達(dá)式,第三步化簡(jiǎn),P(B8,B4,B2,B1)=m(1,2,4,7,8,11,13,14),P(B8,B4,B2,B1)=B8B4B2B1,第四步畫(huà)出邏輯電路圖,課堂練習(xí),設(shè)計(jì)一個(gè)血型配對(duì)指示器。輸血時(shí)供血者和受血者的血型相配情況如下：(1)同一血型之間可以相互輸血；(2)AB型受血者可以接受任何血型的輸入；(3)O型輸血者可以給任何血型的受血者輸血。要求當(dāng)受血者血型與供血者血型符合要求的時(shí)候，綠指示燈亮，否則紅指示燈亮。,多輸出組合電路設(shè)計(jì),特點(diǎn)是：（1）在實(shí)際使用中更加常見(jiàn)（2）類(lèi)似于“多目標(biāo)優(yōu)化”，每一個(gè)個(gè)體的局部最優(yōu)，不一定導(dǎo)致整體最優(yōu)。（3）常見(jiàn)的辦法是“尋找公共項(xiàng)”，“利用公共項(xiàng)”,例1：設(shè)計(jì)一個(gè)一位半加器,解：第一步：建立真值表,要完成一位“被加數(shù)”與“加數(shù)”兩者相加，要產(chǎn)生“本位和”及向高位的“進(jìn)位”，因此該電路有2個(gè)輸入，2個(gè)輸出。,設(shè)“被加數(shù)”，“加數(shù)”分別為A和B；“本位和”與向高位的“進(jìn)位”分別為SH和CH。,多輸出組合電路設(shè)計(jì),第二步：寫(xiě)出最小項(xiàng)之表達(dá)式；,第三步：化簡(jiǎn):,由卡諾圖可知，已最簡(jiǎn)。,第四步：畫(huà)出電路圖,假設(shè)只提供原變量，而不提供反變量，用與非門(mén)實(shí)現(xiàn)該電路?！盁o(wú)反變量輸入”是一個(gè)高級(jí)話(huà)題，感興趣的同學(xué)課后自己研究。,=AB,邏輯符號(hào):,例2：設(shè)計(jì)一個(gè)一位全加器,要完成一位“被加數(shù)”與“加數(shù)”及低位送來(lái)的“進(jìn)位”三者相加，產(chǎn)生“本位和”及向高位的“進(jìn)位”，因此該電路有3個(gè)輸入，2個(gè)輸出。,設(shè)“被加數(shù)”，“加數(shù)”和低位來(lái)的“進(jìn)位”分別為Ai,Bi,Ci-1,“本位和”與向高位的“進(jìn)位”分別為Si,Ci.,第二步：寫(xiě)出最小項(xiàng)之表達(dá)式；,Si=m(1,2,4,7),Ci=m(3,5,6,7),第三步：化簡(jiǎn)并轉(zhuǎn)換成適當(dāng)形式；,如果用“與非”門(mén)來(lái)實(shí)現(xiàn)，則需要9個(gè)“與非”門(mén)，3個(gè)“非”門(mén)，數(shù)量較多。若采用其它門(mén)電路，可將輸出函數(shù)表達(dá)式作適當(dāng)轉(zhuǎn)換。,第四步：畫(huà)出電路圖,用半加器實(shí)現(xiàn):,用半加器實(shí)現(xiàn)的電路圖:,邏輯符號(hào):,例3：用“與非”門(mén)設(shè)計(jì)一個(gè)將8421BCD碼轉(zhuǎn)換成余三碼的代碼轉(zhuǎn)換電路。,解：第一步：建立真值表,第二步：寫(xiě)出函數(shù)表達(dá)式；,W(A,B,C,D)=m(5,6,7,8,9)+d(10,11,12,13,14,15),X(A,B,C,D)=m(1,2,3,4,9)+d(10,11,12,13,14,15),Y(A,B,C,D)=m(0,3,4,7,8)+d(10,11,12,13,14,15),Z(A,B,C,D)=m(0,2,4,6,8)+d(10,11,12,13,14,15),第三步：化簡(jiǎn)并轉(zhuǎn)換成適當(dāng)形式；,用與非門(mén)實(shí)現(xiàn)要轉(zhuǎn)換成與非-與非表達(dá)式：,第四步：畫(huà)出電路圖,多組輸出邏輯電路設(shè)計(jì)的另類(lèi)問(wèn)題,設(shè)計(jì)多輸出函數(shù)的組合邏輯電路時(shí)，如果只是孤立地求出各輸出函數(shù)的最簡(jiǎn)表達(dá)式，然后畫(huà)出相應(yīng)邏輯電路圖并將其拼在一起，通常不能保證邏輯電路整體最簡(jiǎn)。因?yàn)楦鬏敵龊瘮?shù)之間往往存在相互聯(lián)系，具有某些共同的部分，因此，應(yīng)該將它們當(dāng)作一個(gè)整體考慮，而不應(yīng)該將其截然分開(kāi)。這類(lèi)電路達(dá)到最簡(jiǎn)的關(guān)鍵是在函數(shù)化簡(jiǎn)時(shí)找出各輸出函數(shù)的公用項(xiàng)，使之在邏輯電路中實(shí)現(xiàn)對(duì)邏輯門(mén)的共享，從而達(dá)到電路整體結(jié)構(gòu)最簡(jiǎn)。,舉例,F1(A,B,C,D)=m(0,2,4,7,8,10,13,15)F2(A,B,C,D)=m(0,1,2,5,6,7,8,10)F3(A,B,C,D)=m(2,3,4,7),對(duì)比(輸入數(shù)目),可看出,當(dāng)犧牲單個(gè)的最優(yōu)化設(shè)計(jì)時(shí),可以得到整體的更優(yōu)效果,拾伍,玖,拾叁,拾柒,玖,陸,多組輸出邏輯電路設(shè)計(jì)的另類(lèi)問(wèn)題,對(duì)于多組輸出的組合邏輯電路，作整體考慮時(shí)，未必就能準(zhǔn)確地找到全局的最優(yōu)解，對(duì)此，還沒(méi)有非常行之有效的方法。這是一個(gè)數(shù)學(xué)問(wèn)題。但是，盡管如此，并不意味著我們?cè)陔娐吩O(shè)計(jì)的時(shí)候可以放棄尋求整體優(yōu)化的努力。,一般來(lái)說(shuō)，時(shí)延對(duì)數(shù)字系統(tǒng)是有害的，它會(huì)降低系統(tǒng)的工作的速度，還會(huì)產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象。換句話(huà)說(shuō)，在此之前我們討論的邏輯電路的分析和設(shè)計(jì)都是在“理想狀態(tài)”下進(jìn)行的。,實(shí)際上，電信號(hào)從任意一點(diǎn)經(jīng)過(guò)任意路徑到達(dá)另一點(diǎn)都需要一定時(shí)間，我們稱(chēng)之為時(shí)間延遲或簡(jiǎn)稱(chēng)時(shí)延，時(shí)延的大小一般在納秒級(jí)。,組合電路的冒險(xiǎn)(hazard),一般來(lái)說(shuō)，冒險(xiǎn)可以分為邏輯冒險(xiǎn)(LogicHazard)和功能冒險(xiǎn)(FunctionHazard)。,例如：“與非”門(mén)的時(shí)延,邏輯電路的傳輸時(shí)延（延遲）(propagationdelay),邏輯冒險(xiǎn)(logichazard),1，“傳輸延遲”本身就會(huì)導(dǎo)致邏輯冒險(xiǎn),由邏輯門(mén)電路的傳輸延遲導(dǎo)致的冒險(xiǎn)稱(chēng)為邏輯冒險(xiǎn)。,B,Y1,Y2,F1,多個(gè)信號(hào)經(jīng)不同路徑到達(dá)某一點(diǎn)有時(shí)間差，稱(chēng)為競(jìng)爭(zhēng)。,由競(jìng)爭(zhēng)引起的邏輯冒險(xiǎn),2，競(jìng)爭(zhēng)更是導(dǎo)致邏輯冒險(xiǎn)的主要成因,電路在時(shí)間“1”和“2”出現(xiàn)了競(jìng)爭(zhēng)，并且輸出F在時(shí)間“2”出現(xiàn)了短時(shí)的錯(cuò)誤，即產(chǎn)生了(邏輯)冒險(xiǎn)，通常把不產(chǎn)生冒險(xiǎn)的競(jìng)爭(zhēng)稱(chēng)為非臨界競(jìng)爭(zhēng)，而把產(chǎn)生冒險(xiǎn)的競(jìng)爭(zhēng)稱(chēng)為臨界競(jìng)爭(zhēng)。,在上述例子中，A從0變?yōu)?時(shí)，可以稱(chēng)為非臨界競(jìng)爭(zhēng)。,邏輯冒險(xiǎn)的分類(lèi),按輸入變化前后輸出是否相等而分為靜態(tài)和動(dòng)態(tài),按錯(cuò)誤輸出的極性分為“0型”和“1型”。因此有“靜態(tài)0型”,“靜態(tài)1型”,“動(dòng)態(tài)0型”,“動(dòng)態(tài)1型”。,“輸出處于變動(dòng)”時(shí)的冒險(xiǎn)為動(dòng)態(tài)冒險(xiǎn)（動(dòng)態(tài)冒險(xiǎn)的反復(fù)可能不止一次）；反之為“靜態(tài)冒險(xiǎn)”。形成下降脈沖稱(chēng)為“0型”，反之“1型”。,檢查是否存在某個(gè)變量X，它同時(shí)以原變量和反變量的形式出現(xiàn)在函數(shù)表達(dá)式中；,一、代數(shù)法：,邏輯冒險(xiǎn)的判斷識(shí)別,代數(shù)法和卡諾圖法,冒險(xiǎn)。,解：變量A和C具備競(jìng)爭(zhēng)的條件,應(yīng)分別進(jìn)行檢查。,檢查C：,C發(fā)生變化時(shí)不會(huì)產(chǎn)生冒險(xiǎn).,檢查A：,當(dāng)B=C=1時(shí),A的變化可能使電路產(chǎn)生冒險(xiǎn).,二、卡諾圖法,當(dāng)描述電路的邏輯函數(shù)為“與或”式時(shí),可采用卡諾圖來(lái)判斷是否存在冒險(xiǎn)。其方法是觀察是否存在“相切”的卡諾圖,若存在則可能產(chǎn)生冒險(xiǎn)。注意物理不相切，邏輯相切之情形。,因此當(dāng)BD=1，C0時(shí)，電路可能由于A的變化而產(chǎn)生冒險(xiǎn)。,一、用增加冗余項(xiàng)的方法消除冒險(xiǎn),冒險(xiǎn)應(yīng)該消除,否則會(huì)影響電路的工作。,邏輯冒險(xiǎn)的消除,例：用增加冗余項(xiàng)的方法消除電路中的冒險(xiǎn)。,解：原電路對(duì)應(yīng)的函數(shù)表達(dá)式為,根據(jù)定理增加冗余項(xiàng)BC，有,2、卡諾圖中增加卡諾圈以消除相切.,二、增加慣性延時(shí)環(huán)節(jié).,在電路的輸出端連接一個(gè)慣性延時(shí)環(huán)節(jié)，通常是RC濾波器。,使用此方法時(shí)要適當(dāng)選擇時(shí)間常數(shù)(=RC)，要求足夠大，以便“削平”尖脈沖；但又不能太大，以免使正常的輸出發(fā)生畸變。,功能冒險(xiǎn)(FunctionHazard),有多個(gè)(兩個(gè)或兩個(gè)以上)信號(hào)同時(shí)變化產(chǎn)生,由于變化時(shí)間點(diǎn)不