基于FPGA的SPWM波形發(fā)生器.doc

SPWM波形發(fā)生器(設(shè)開關(guān)頻率=10KHz)。 仿 真 報 告 摘 要正弦波逆變電源廣泛應(yīng)用于電力、郵電、通信、航天等各個領(lǐng)域，而且隨著微機技術(shù)的不斷發(fā)展和普及，正弦波逆變電源的應(yīng)用將越來越廣。SPWM逆變控制器是正弦波逆變電源的核心中樞，它利用SPWM技術(shù)對正弦波逆變電源的頻率和幅值進行控制調(diào)節(jié)。本文提出了一種基于FPGA器件的SPWM逆變控制器的設(shè)計方法，利用Altera公司的EDA工具Quartus軟件，采用自頂向下的方法對該控制器進行了詳細(xì)設(shè)計。整個SPWM逆變控制器運用模塊化結(jié)構(gòu)設(shè)計，各模塊易于移植，整個控制系統(tǒng)便于功能擴展和升級。關(guān)鍵詞：FPGA；SPWM；功能時序仿真；直接數(shù)字頻率合成Nowadays, DC-AC inverters with Sinusoid Pulse Width Modulation (SPWM) techniques are widely used in electric power, postal, telecommunications , aerospace and other fields. The SPWM controllers, which regulate the voltage and frequency by adjusting the SPWM signals, are the core of the inverters. The performance of the controller, directly determines the performance of the inverter.A design method of FPGA-based SPWM inverter controller is proposed in this thesis. Detailed design of this controller is carried out on Altera Quartussoftware, withthe top-to-down approach. The SPWM inverter controller is comprised of seven functional modules, which are easy to transplant and upgrade. Therefore the whole control system can be upgraded easily. After the RTL level design is completed, simulation is made on every moduleKey words: Field Programmable Gate Arrays ; Sinusoid Pulse Width Modulation ;Function and Timing Simulation; Direct Digital Frenqency Synthsis引言 新型電力電子器件和高性能微處理器的出現(xiàn)和發(fā)展, 使得PWM技術(shù)已成為電力電子技術(shù)中非常重要的組成部分, 多種方法可以產(chǎn)生SPWM脈寬調(diào)制波。常用的實現(xiàn)方法一種是模擬比較法, 即利用模擬電路對三角載波與正弦調(diào)制波進行比較, 產(chǎn)生SPWM脈沖; 另一種常用方法是利用具有的PWM發(fā)生電路的專用微處理器芯片( 如80C196MC、TMS320F240 等)產(chǎn)生PWM調(diào)制波。在這兩種方法中, 模擬比較法特點是: 電路設(shè)計復(fù)雜, 與數(shù)字系統(tǒng)連接困難, 在使用微處理器時, 會導(dǎo)致處理器的機時增加, 對微處理器芯片要求高。 近幾年來PLD 器件不斷換代更新, 結(jié)合數(shù)字頻率合成技術(shù)DDS, 產(chǎn)生一種新的SPWM形成方法, 推動了變頻技術(shù)發(fā)展。DDS 技術(shù)是一種直接數(shù)字合成方法, 不需要震蕩和鎖相環(huán)節(jié), 直接將波形函數(shù)進行數(shù)字離散化, 以時間為地址,幅度為量化數(shù)據(jù),依次存入波形存儲器, 使連續(xù)的數(shù)據(jù)流通過數(shù)模轉(zhuǎn)換器產(chǎn)生需要的波形。DDS 使用基準(zhǔn)時鐘和相位累加技術(shù)控制存儲器地址的變化,從而達到控制輸出波形的相位,頻率,幅度的變化。以往的DDS 大多使用專用芯片, 然而在某些場合, 專用DDS 芯片在控制方式、調(diào)節(jié)頻率等方面與系統(tǒng)的要求差距很大, 需要一種更加靈活的控制方式來達到這種要求。FPGA(現(xiàn)場可編程門陣列)以其可靠性高、功耗低、保密性強、靈活的程序設(shè)計等特點, 在電子產(chǎn)品設(shè)計中得到廣泛的應(yīng)用。1 SPWM原理 SPWM 用輸出的正弦信號作為調(diào)制波, 用高頻三角波作為載波, 控制逆變器的一個橋臂的上、下兩個開關(guān)管導(dǎo)通與關(guān)斷。如果在半個正弦周期內(nèi), 只有上( 下) 橋臂的開關(guān)管反復(fù)通斷, 下( 上) 橋臂開關(guān)管動作, 則稱為單極式SPWM。如果在整個周期內(nèi), 上、下橋臂的開關(guān)管交替導(dǎo)通與關(guān)斷, 即上通下斷和上斷下通的狀態(tài)反復(fù)切換, 則稱為雙極式SPWM。圖1 給出了雙極式SPWM 的原理示意圖。當(dāng)載波與調(diào)制波相交時, 由該交點確定逆變器一個橋臂開關(guān)器件的開關(guān)動作時刻及開關(guān)通斷狀態(tài), 獲得一系列寬度不等的正負(fù)矩形脈沖電壓波形。該脈沖序列的特點是等幅不等寬, 其寬度按正弦規(guī)律變化;在正弦波半個周期內(nèi), 正負(fù)脈沖的面積總和與正弦波的面積相等。SPWM 調(diào)制的理論基礎(chǔ)是面積等效原則, 圖1中橫軸代表時間, 因此SPWM 的理論依據(jù)實際是時間平均等效原理。圖1 SPWM產(chǎn)生原理圖 可以證明, 當(dāng)脈沖數(shù)足夠多時, 可以認(rèn)為逆變器輸出電壓的基波幅值和調(diào)制波幅值是相等的, 即SPWM逆變器輸出的脈沖波的基波幅值就是調(diào)制時要求的等效正弦波。2 SPWM波形控制器設(shè)計 系統(tǒng)由直接頻率生成器產(chǎn)生低頻正弦信號, 然后與三角波進行高速比較而產(chǎn)生SPWM。 2. 1 系統(tǒng)構(gòu)圖 圖2 SPWM 波形控制器結(jié)構(gòu)框圖。2. 2 SPWM波形產(chǎn)生設(shè)計SPWM 波是根據(jù)三角載波與正弦調(diào)制波的交點而得到的一系列脈沖, 其幅度不變而寬度按正弦規(guī)律變化。利用FPGA 生成SPWM 信號, 需要將數(shù)字三角載波數(shù)據(jù)與正弦調(diào)制波數(shù)據(jù)進行實時比較。當(dāng)三角波計數(shù)器數(shù)據(jù)比正弦調(diào)制波數(shù)據(jù)大時, 輸出1; 當(dāng)三角波計數(shù)器數(shù)據(jù)比正弦調(diào)制波數(shù)據(jù)小時, 輸出0。由此可以產(chǎn)生寬度按正弦變化但幅度不變的SPWM信號。 圖3 SPWM模塊的原理圖3 各個模塊及其程序3.1分頻模塊 圖4 分頻模塊分頻模塊程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity fenpin ISport(clk:in std_logic; n:in std_logic_vector(8 downto 0); clkout:out std_logic);end fenpin;architecture rtl of fenpin is signal cnt:std_logic_vector(8 downto 0); signal nt ,n1: std_logic_vector(8 downto 0);begin n1=n-1; nt=0&n(8 downto 1);Process(n,clk)begin if clkevent and clk=1 then if cnt=n1 then cnt=000000000;else cnt=cnt+1;end if;if cntnt thenclkout=0;else clkout=1;end if;end if;end process;end rtl;圖5 20M分頻到10M仿真結(jié)果3.2正弦波地址分配模塊 圖6 正弦波地址分配模塊正弦波地址分配模塊程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all;-std_logic_vectorENTITY add_sin ISPORT(clr,en,clk:in std_logic; addr_cnt64:out std_logic_vector(9 downto 0);END add_sin;ARCHITECTURE behave OF add_sin ISBEGINprocess(clr,en,clk)variable q64_v:std_logic_vector(9 downto 0);begin if clr=0 then q64_v:=0000000000; elsif clkevent and clk=1 then if en=1 then q64_v:=q64_v+1; else q64_v:=0000000000; if q64_v=1111101000 then q64_v:=0000000000;end if; end if; end if; addr_cnt64= B) THEN Y =1; ELSE Y =0; END IF; END PROCESS; END behave;4仿真結(jié)果圖圖10仿真結(jié)果圖參考文獻1 潘 松、黃繼業(yè)等 . EDA技術(shù)實用教程（第三版）M . 北京：科學(xué)出版社，20062 潘 松、王國棟等 . VHDL實用教程（修訂版）M .成都：成都電子科技大學(xué)出版社，20013 黃正謹(jǐn)、徐堅等 . CPLD系統(tǒng)設(shè)計技術(shù)入門與應(yīng)用 M . 北京：電子工業(yè)出版社，20024 黃俊. 電力電子變流技術(shù)M . 北京: 機械工業(yè)出版社, 1993.5 李永東. 交流電機數(shù)字控制系統(tǒng)M . 北京: 機械工業(yè)出版社, 2002.6 李林峰. CPLD 在SPWM 變頻調(diào)速系統(tǒng)中的應(yīng)用J . 電工技術(shù),2002(3) : 93-108.7 Zhou Zhaoyong, Yang Guijie, Li Tiecai. Design and Implementation of an FPGA- Based-3-Phase Sinusoidal PWM VVVF Controller. 2004, 12(6): 1703- 1708. J .IEEE Transactions