第3部分-計(jì)算機(jī)程序員(FPGA嵌入式應(yīng)用)_3級(jí)_理論知識(shí)復(fù).doc

第3部分理論知識(shí)復(fù)習(xí)題基本概念數(shù)字電路基礎(chǔ)一、 判斷題（將判斷結(jié)果填入括號(hào)中。正確的填“”，錯(cuò)誤的填“”）：1. 數(shù)字信號(hào)是由連續(xù)變化的模擬信號(hào)采樣得到的。 （ ）2. 要構(gòu)成5進(jìn)制計(jì)數(shù)器，至少需要3個(gè)觸發(fā)器，其無(wú)效狀態(tài)有3個(gè)。 （ ）3. 十進(jìn)制數(shù)（25）D轉(zhuǎn)換為二進(jìn)制數(shù)為（11001）B。 （ ）4. 邏輯變量只有兩個(gè)值，即0 和1，兩者并不表示數(shù)量的大小。 （ ）5. 某三個(gè)變量邏輯函數(shù)F，若以ABC的順序列真值表，表中F=1的個(gè)數(shù)為5個(gè)。若以CBA的順序列真值表，則表中F=1的個(gè)數(shù)為4個(gè)。 （ ）6. 邏輯代數(shù)運(yùn)算與普通代數(shù)運(yùn)算的運(yùn)算規(guī)則相同。 （ ）7. 無(wú)關(guān)項(xiàng)就是指取值一定為零的最小項(xiàng)。 （ ）8. 組合邏輯電路通常由門電路組合而成。 （ ）9. 組合電路的結(jié)構(gòu)特點(diǎn)是輸入信號(hào)單向傳輸?shù)?，電路中不含反饋回路?（ ）10. 奇校驗(yàn)位的值是其余各數(shù)據(jù)位的異或運(yùn)算。 （ ）11. 由于門電路平均延遲時(shí)間的差異，使信號(hào)從輸入經(jīng)不同的通路傳輸?shù)捷敵黾?jí)的時(shí)間不同，這樣可能導(dǎo)致邏輯電路的錯(cuò)誤輸出，這種現(xiàn)象稱為競(jìng)爭(zhēng)冒險(xiǎn)。 （ ）12. 鎖存器對(duì)脈沖電平敏感，在時(shí)鐘脈沖的電平作用下改變狀態(tài)，而觸發(fā)器對(duì)脈沖邊沿敏感，其狀態(tài)只有在時(shí)鐘脈沖的上升沿或下降沿的瞬間改變。 （ ）13. IP核的重用是設(shè)計(jì)人員贏得迅速上市時(shí)間的主要策略。 （ ）14. IP應(yīng)具有多種工藝下的可用性，提供各種庫(kù)的綜合腳本，可以移植到新的技術(shù)。（ ）15. 規(guī)劃和制定設(shè)計(jì)規(guī)范不屬于IP設(shè)計(jì)的主要流程之一。 （ ）16. IP的驗(yàn)證必須是完備的，具有可重用性的。 （ ）17. 可再用IP是著眼于按各種再使用標(biāo)準(zhǔn)定義的格式和快速集成的要求而建立的，便于移植，更重要的是有效集成。 （ ）18. 國(guó)內(nèi)IP市場(chǎng)相對(duì)落后的原因是IP使用公司的規(guī)模太小因而很難承受高昂的IP使用費(fèi)用。 （ ）19. EDA技術(shù)的發(fā)展主要經(jīng)過(guò)了CAD、CAE、ESDA這3個(gè)發(fā)展階段。 （ ）20. 電子系統(tǒng)級(jí)（ESL）設(shè)計(jì)主要分3步走，首先是功能設(shè)計(jì)，其次是基于應(yīng)用的結(jié)構(gòu)設(shè)計(jì)，最后是基于平臺(tái)的結(jié)構(gòu)設(shè)計(jì)。 （ ）21. 動(dòng)態(tài)驗(yàn)證是通過(guò)觀察電路模型在外部的激勵(lì)信號(hào)作用下的實(shí)時(shí)響應(yīng)來(lái)判斷該電路系統(tǒng)是否實(shí)現(xiàn)了預(yù)期功能。 （ ）22. 靜態(tài)時(shí)序分析工具通過(guò)路徑計(jì)算延遲的總和，并比較相對(duì)于預(yù)定義時(shí)鐘的延遲，它僅關(guān)注時(shí)序間的相對(duì)關(guān)系而不是評(píng)估邏輯功能。 （ ）23. 從硬件的行為描述轉(zhuǎn)換到硬件電路，這種自動(dòng)產(chǎn)生硬件電路的過(guò)程稱為綜合。（ ）24. 內(nèi)建自測(cè)試的基本思想是電路自己生成測(cè)試向量，而不是要求外部施加測(cè)試向量，它依靠自身來(lái)決定所得到的測(cè)試結(jié)果是否正確。 （ ）二、 單項(xiàng)選擇題（選擇一個(gè)正確的答案，將相應(yīng)的字母填入題內(nèi)的括號(hào)中）：1. 下列信號(hào)中，（ ）是數(shù)字信號(hào)。A. 交流電壓 B. 開(kāi)關(guān)狀態(tài) C. 直流電流 D. 無(wú)線電載波2. 數(shù)字電路比模擬電路抗干擾能力（ ）。A. 差 B. 強(qiáng) C. 相同 D. 無(wú)法比較3. 對(duì)83個(gè)信號(hào)編碼，至少需要（ ）位二進(jìn)制數(shù)。 A. 6 B. 7 C. 8 D. 94. 一位4位的二進(jìn)制加計(jì)數(shù)器，由0000狀態(tài)開(kāi)始經(jīng)過(guò)25個(gè)時(shí)鐘周期后，此計(jì)數(shù)器狀態(tài)為（ ）A. 1100 B. 1000 C. 1001 D. 10105. 將十進(jìn)制數(shù)25轉(zhuǎn)換為二進(jìn)制數(shù)為（ ）。 A. ( 11001)B B. (10101) B C. (11101) B D. (01101) B6. 欲對(duì)全班43個(gè)同學(xué)以二進(jìn)制代碼編碼表示，最少需要二進(jìn)制碼的位數(shù)是（ ）A. 5 B. 6 C. 8 D. 437. 數(shù)字電路有（ ）種電平狀態(tài)。A. 1 B. 2 C. 3 D. 48. 高電平用1表示，低電平用0表示，稱為（ ）邏輯。 A. 負(fù) B. 正 C. 反 D. 無(wú)9. 若兩個(gè)邏輯函數(shù)相等，則它們必然具有唯一的（ ）。A. 真值表 B. 邏輯表達(dá)式 C. 電路圖 D. 邏輯圖形符號(hào)10. 某三個(gè)變量邏輯函數(shù)F，若以ABC的順序列真值表，表中F=1的個(gè)數(shù)為5個(gè)。若以CBA的順序列真值表，則表中F=1的個(gè)數(shù)為（ ）個(gè)。A. 4 B. 5 C. 6 D. 7 11. 邏輯代數(shù)運(yùn)算中，A+A=( )A. 2A B. A C. A2 D. 112. 下列不屬于邏輯代數(shù)的基本規(guī)則的是（ ）。A. 代入規(guī)則 B. 反演規(guī)則 C. 對(duì)偶規(guī)則 D. 吸收規(guī)則13. AB+A在四變量卡諾圖中有（ ）個(gè)小格是“1”。A. 13 B. 12 C. 6 D. 514. 一邏輯函數(shù)的最小項(xiàng)之和的標(biāo)準(zhǔn)形式，它的特點(diǎn)是( )A. 項(xiàng)數(shù)最少 B. 每個(gè)乘積項(xiàng)的變量數(shù)最少 C. 每個(gè)乘積項(xiàng)中，每種變量或其反變量只出現(xiàn)一次 D. 每個(gè)乘積項(xiàng)的數(shù)值最小，故名最小項(xiàng)15. 組合邏輯電路通常由（ ）組合而成。A. 門電路 B. 觸發(fā)器 C. 計(jì)數(shù)器 D. 寄存器16. 編碼器屬于（ ）邏輯電路。 A. 時(shí)序 B. 組合 C. 觸發(fā)器 D. 寄存器17. 組合邏輯電路的正確設(shè)計(jì)步驟 （ ） （1）分析設(shè)計(jì)要求（2）進(jìn)行邏輯和必要變換；得出最簡(jiǎn)邏輯表達(dá)式（3）畫(huà)邏輯圖A. (1)(2)(3) B. (2)(3)(1)C. (3)(2)(1) D. (1)(3)(2)18. 在四變量卡諾圖中，邏輯上不相鄰的一組最小項(xiàng)為( )。A. m1 與m3 B. m4 與m6 C. m5 與m13 D. m9 與m719. 半加器的進(jìn)位是兩個(gè)輸入操作數(shù)的（ ）邏輯運(yùn)算結(jié)果。A. 與 B. 或 C. 與非 D. 異或20. 半加器的結(jié)果位是兩個(gè)輸入操作數(shù)的 （ ） 邏輯運(yùn)算。A. 與 B. 或 C. 與非 D. 異或21. 下列不屬于消除競(jìng)爭(zhēng)冒險(xiǎn)的方法的是 （ ）。 A. 增加反向驅(qū)動(dòng)電路B. 發(fā)現(xiàn)并消去互補(bǔ)變量C. 增加乘積項(xiàng)D. 輸出端并聯(lián)濾波電容器22. 組合邏輯電路的競(jìng)爭(zhēng)冒險(xiǎn)是由于（ ）引起的。A. 電路不是最簡(jiǎn)B. 電路有多個(gè)輸出C. 電路中存在延遲D. 電路中使用不同的門電路23. 下列觸發(fā)器中，不能在cp上升沿/下降沿翻轉(zhuǎn)從而克服了空翻現(xiàn)象的是（ ）。A. 邊沿D觸發(fā)器 B. 基本RS觸發(fā)器 C. JK觸發(fā)器 D. T觸發(fā)器24. 存儲(chǔ)8位二進(jìn)制信息要（ ）個(gè)觸發(fā)器 A. 2 B. 4 C. 8 D. 1025. 下列電路中，不屬于時(shí)序邏輯電路的是 （ ）A. 計(jì)數(shù)器 B. 加法器 C. 寄存器 D. M序列信號(hào)發(fā)生器26. 構(gòu)成計(jì)數(shù)器的基本電路是（ ）A. 與門 B. 或門 C. 非門 D. 觸發(fā)器27. 若從0分別計(jì)數(shù)到64和10000，分別需要 （ ）個(gè)觸發(fā)器。A. 7, 14 B. 8, 14 C. 8, 13 D. 7, 1328. 同步時(shí)序邏輯電路分析的正確步驟是（ ）（1）列出電路次態(tài)真值表（2）根據(jù)狀態(tài)圖，用文字描述電路的邏輯功能（3）根據(jù)次態(tài)真值表和輸出表達(dá)式，作出給定電路的狀態(tài)表和狀態(tài)圖（4）根據(jù)給定的同步時(shí)序電路，寫(xiě)出輸出函數(shù)和激勵(lì)函數(shù)表達(dá)式A. （1）（2）（3）（4）B. （4）（1）（3）（2）C. （4）（3）（2）（1）D. （2）（3）（1）（4）29. 分析時(shí)序邏輯電路的一般步驟為（ ）（1）用文字描述所給時(shí)序邏輯電路的邏輯功能（2）根據(jù)給定的時(shí)序電路圖寫(xiě)出各邏輯方程式（3）將驅(qū)動(dòng)方程代入相應(yīng)觸發(fā)器的特性方程，求得各觸發(fā)器的各次態(tài)方程，也就是時(shí)序邏輯電路的狀態(tài)方程。（4）根據(jù)狀態(tài)方程和輸出方程，列出時(shí)序電路的狀態(tài)表，畫(huà)出狀態(tài)圖和時(shí)序圖。A. (1)(2)(3)(4) B. (2)(3)(4)(1) C. (2)(1)(3)(4) D. (2)(3)(1)(4)30. 以下屬于異步時(shí)序邏輯電路的是（ ）A. FIFOB. 加法器C. 譯碼器D. 比較器31. 簡(jiǎn)單異步時(shí)序電路的分析過(guò)程不包括下面哪項(xiàng)（ ）A. 寫(xiě)出各觸發(fā)器的時(shí)鐘方程、驅(qū)動(dòng)方程和電路的輸出方程B. 列狀態(tài)真值表，狀態(tài)真值表的輸入外部輸入和狀態(tài)輸入，輸出包括狀態(tài)輸出和外部輸出C. 從狀態(tài)真值表中判斷電路是否能夠自啟動(dòng)D. 將狀態(tài)真值表轉(zhuǎn)換成狀態(tài)轉(zhuǎn)移圖32. 關(guān)于異步時(shí)序電路的分析，下面哪項(xiàng)描述是正確的（ ）A. 由狀態(tài)轉(zhuǎn)移圖可以得到時(shí)序電路的邏輯功能B. 在列狀態(tài)真值表，列出狀態(tài)真值表的輸入組合必須保證完整，例如若有N個(gè)外部輸入和M個(gè)狀態(tài)變量，則輸入組合是MN個(gè)C. 從狀態(tài)真值表就能夠判斷電路是否可以自啟動(dòng)D. 如果該異步時(shí)序電路中包含有無(wú)效狀態(tài)，則該電路無(wú)法實(shí)現(xiàn)自啟動(dòng)33. JK觸發(fā)器的特性方程為（ ）A. Qn=JK+JKB. Qn=JKQC. Qn=JQ+KQD. Qn=JQ+KQ34. 設(shè)計(jì)一個(gè)10進(jìn)制的計(jì)數(shù)器，至少需要用到( )個(gè)D觸發(fā)器A. 3B. 4C. 5D. 635. 某數(shù)/摸轉(zhuǎn)換器的輸入為8位二進(jìn)制數(shù)字信號(hào)（D7D0），輸出為025.5V的模擬電壓。若數(shù)字信號(hào)的最低位是“1”其余各位是“0”，則輸出的模擬電壓為（ ）。A. 2.55V B. 0.1 V C. 0V D. 0.5V36. 已知D/A轉(zhuǎn)換電路中，當(dāng)輸入數(shù)字量為10000000時(shí)，輸出電壓為6.4V，則當(dāng)輸入為01010000時(shí)，輸出電壓為（ ） 。A. 6V B. 5V C. 4V D. 3V37. 實(shí)現(xiàn)A/D轉(zhuǎn)換主要有四個(gè)步驟，其中（ ）不是A/D轉(zhuǎn)換的步驟。A. 采樣 B. 插值 C. 量化 D. 編碼38. 下列幾種A/D轉(zhuǎn)換器中，轉(zhuǎn)換速度最快的是（ ）A. 并行A/D轉(zhuǎn)換器 B. 計(jì)數(shù)型A/D轉(zhuǎn)換器 C. 逐次逼近型A/D轉(zhuǎn)換器D. 雙積分A/D轉(zhuǎn)換器39. 摩爾（moore）狀態(tài)機(jī)是一種（ ） 的狀態(tài)機(jī)。A. 輸出信號(hào)僅和狀態(tài)有關(guān) B. 輸出信號(hào)和狀態(tài)與輸入信號(hào)有關(guān) C. 輸出信號(hào)僅和輸入有關(guān) D. 輸出信號(hào)與狀態(tài)無(wú)關(guān)40. 碼值是單個(gè)位變化的是（ ）A. 二進(jìn)制編碼方式的狀態(tài)機(jī)B. 格雷碼編碼方式的狀態(tài)機(jī)C. 余三碼編碼方式的狀態(tài)機(jī)D. 以上都是41. 米勒（mealy）狀態(tài)機(jī)是一種（ ）的狀態(tài)機(jī)。A. 輸出信號(hào)僅和狀態(tài)有關(guān) B. 輸出信號(hào)和狀態(tài)與輸入信號(hào)有關(guān) C. 輸出信號(hào)僅和輸入有關(guān) D. 輸出信號(hào)與狀態(tài)無(wú)關(guān)42. 碼值是連續(xù)編碼的是（ ）A. 二進(jìn)制編碼方式的狀態(tài)機(jī)B. 格雷碼編碼方式的狀態(tài)機(jī)C. 余三碼編碼方式的狀態(tài)機(jī)D. 以上都是43. 在一個(gè)由4個(gè)狀態(tài)組成的狀態(tài)機(jī)對(duì)應(yīng)的狀態(tài)編碼分別為：State1=4b0001，State2=4b0010,State3=4b0100,State4=4b1000。則該編碼方式為( )。A. BCDB. GrayC. One-HotD. Binary44. 在一個(gè)由4個(gè)狀態(tài)組成的狀態(tài)機(jī)對(duì)應(yīng)的狀態(tài)編碼分別為：State1=2b00，State2=2b01,State3=2b11,State4=2b10。則該編碼方式為( )。A. BCDB. GrayC. One-HotD. Binary45. Xilinx IP核的配置文件的后綴（ ） A. bitB. hexC. xcoD. VHO46. IP核在EDA技術(shù)和開(kāi)發(fā)中具有十分重要的地位，IP是指（ ）。A. 知識(shí)產(chǎn)權(quán)；B. 互聯(lián)網(wǎng)協(xié)議；C. 網(wǎng)絡(luò)地址；D. 都不是；47. IP核在EDA技術(shù)和開(kāi)發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語(yǔ)言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為（ ）。A. 軟IP B. 固IPC. 硬IPD. 都不是48. IP核在EDA技術(shù)和開(kāi)發(fā)中具有十分重要的地位，IP分軟IP、固IP、硬IP；下列所描述的IP核中，對(duì)于硬IP的正確描述為（ ）。A. 提供用VHDL等硬件描述語(yǔ)言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路；B. 提供設(shè)計(jì)的最總產(chǎn)品-掩膜；C. 以網(wǎng)表文件的形式提交用戶，完成了綜合的功能塊；D. 都不是。Verilog HDL一、 判斷題（將判斷結(jié)果填入括號(hào)中。正確的填“”，錯(cuò)誤的填“”）：1. 硬件描述語(yǔ)言HDL的發(fā)展至今僅僅10多年歷史，但成功地應(yīng)用于設(shè)計(jì)的各個(gè)階段：建模、仿真、驗(yàn)證和綜合等。 （ ）2. Verilog HDL和VHDL都是用于邏輯設(shè)計(jì)的硬件描述語(yǔ)言，但只有VHDL語(yǔ)言成為IEEE標(biāo)準(zhǔn)。 （ ）3. Verilog的模塊由兩部分組成，一部分描述接口，另一部分描述邏輯功能。 （ ）4. Verilog模塊的端口定義時(shí)不可同時(shí)進(jìn)行I/O說(shuō)明。 （ ）5. Verilog模塊的內(nèi)容包括I/O說(shuō)明、內(nèi)部信號(hào)聲明和功能定義。 （ ）6. 在引用Verilog模塊時(shí)，必須嚴(yán)格按照模塊定義的端口順序來(lái)連接，并且標(biāo)明原模塊定義時(shí)規(guī)定的端口名。 （ ）7. Verilog HDL中的標(biāo)識(shí)符可以是任意組字母、數(shù)字、$符號(hào)和_(下劃線）符號(hào)的組合，但標(biāo)識(shí)符的第一個(gè)字符必須是字母或者下劃線。 （ ）8. 在Verilog HDL語(yǔ)言中有兩種形式的注釋，“/*.*/”是指注釋在本行結(jié)束，“/”可以擴(kuò)展至多行注釋。 （ ）9. Verilog HDL中邏輯數(shù)值區(qū)分大小寫(xiě)，“0x1z”和“0X1Z”不同。 （ ）10. 在Verilog HDL語(yǔ)言中有三類常量：整型、實(shí)數(shù)型、字符串型，下劃線符號(hào)“_”可以隨意用在整數(shù)或?qū)崝?shù)中，沒(méi)有限制。 （ ）11. 在Verilog HDL語(yǔ)言中參數(shù)型常數(shù)經(jīng)常用于定義延遲時(shí)間和變量寬度，在模塊或?qū)嵗脮r(shí)，可通過(guò)參數(shù)傳遞改變?cè)诒灰媚K或?qū)嵗幸讯x的參數(shù)。 （ ）12. 在Verilog HDL語(yǔ)言中有兩大類數(shù)據(jù)類型：線網(wǎng)類型、寄存器類型。 （ ）13. 在Verilog HDL語(yǔ)言中wire型數(shù)據(jù)常用來(lái)表示以assign關(guān)鍵字指定的組合邏輯信號(hào)，Verilog程序模塊中輸入、輸出信號(hào)類型默認(rèn)時(shí)自動(dòng)定義為wire型。 （ ）14. 在Verilog HDL語(yǔ)言中reg型數(shù)據(jù)常用來(lái)表示“always”模塊內(nèi)的指定信號(hào)，常代表觸發(fā)器，在“always”塊內(nèi)，被賦值的信號(hào)也可以是wire型數(shù)據(jù)。 （ ）15. 在Verilog HDL語(yǔ)言中非阻塞賦值符“=”與小于等于符“=”意義完全不同，小于等于符是關(guān)系運(yùn)算符，用于比較大小，而非阻塞賦值符用于賦值操作。 （ ）16. 在進(jìn)行算術(shù)運(yùn)算操作時(shí)，如果某一個(gè)操作數(shù)有不確定的值x，則整個(gè)結(jié)果為0。（ ）17. 在Verilog HDL語(yǔ)言中“&”和“|”都屬于邏輯運(yùn)算符。 （ ）18. Verilog HDL語(yǔ)言中的所有關(guān)系運(yùn)算符有著相同的優(yōu)先級(jí)別，關(guān)系運(yùn)算符的優(yōu)先級(jí)別低于算術(shù)運(yùn)算符的優(yōu)先級(jí)別。 （ ）19. 在Verilog HDL語(yǔ)言中條件運(yùn)算符“?:”屬于二目運(yùn)算符。 （ ）20. 在Verilog HDL語(yǔ)言的位運(yùn)算符中除了“”是單目運(yùn)算符以外，均為二目運(yùn)算符，即要求運(yùn)算符兩側(cè)各有一個(gè)操作數(shù)。 （ ）21. 在Verilog HDL位拼接表達(dá)式中不允許存在沒(méi)有指明位數(shù)的信號(hào)，這是因?yàn)樵谟?jì)算拼接信號(hào)的位寬的大小時(shí)必須知道其中每個(gè)信號(hào)的位寬。 （ ）22. 在Verilog HDL中有兩種移位運(yùn)算符：“”，表達(dá)式“an”表示將操作數(shù)n右移a位。 （ ）23. Verilog HDL的縮減運(yùn)算符運(yùn)算結(jié)果為一位二進(jìn)制數(shù)，與操作數(shù)位數(shù)無(wú)關(guān)。 （ ）24. 在電平敏感事件控制中，過(guò)程語(yǔ)句一直延遲到條件變?yōu)檎婧蟛艌?zhí)行，形式為：wait （condition） procedural_statement。 （ ）25. 信號(hào)跳變沿事件控制中，過(guò)程語(yǔ)句的執(zhí)行，需等到指定事件發(fā)生，否則不能繼續(xù)執(zhí)行。 （ ）26. 在Verilog HDL的條件語(yǔ)句中if和else后面可以包含一個(gè)內(nèi)嵌的操作語(yǔ)句，也可以利用begin和end關(guān)鍵詞包含多個(gè)操作語(yǔ)句。 （ ）27. 在Verilog HDL語(yǔ)言中執(zhí)行完case分項(xiàng)后的語(yǔ)句，則繼續(xù)執(zhí)行下面語(yǔ)句，直到endcase語(yǔ)句。 （ ）28. 在Verilog HDL的case語(yǔ)句中必須存在default項(xiàng)。 （ ）29. 在Verilog HDL中repeat語(yǔ)句可以連續(xù)執(zhí)行一條語(yǔ)句n次，格式為：repeat（表達(dá)式）語(yǔ)句;，表達(dá)式通常為常量表達(dá)式。 （ ）30. Verilog HDL語(yǔ)言的while循環(huán)語(yǔ)句包含的語(yǔ)句至少被執(zhí)行一次。 （ ）31. 在Verilog HDL中for語(yǔ)句的一般形式為：for（表達(dá)式1，表達(dá)式2，表達(dá)式3）語(yǔ)句。 （ ）32. Verilog HDL語(yǔ)言中for循環(huán)語(yǔ)句實(shí)際上相當(dāng)于采用while循環(huán)語(yǔ)句，但語(yǔ)句更簡(jiǎn)練。（ ）33. 任務(wù)可以啟動(dòng)其它的任務(wù)和函數(shù)，而函數(shù)則不能啟動(dòng)任務(wù)。 （ ）34. 函數(shù)可以沒(méi)有輸入變量，只能與主模塊共用同一個(gè)仿真時(shí)間單位。 （ ）35. 任務(wù)和函數(shù)往往是在大的程序模塊中且在不同地點(diǎn)多次用到的相同的程序段。（ ）二、 單項(xiàng)選擇題（選擇一個(gè)正確的答案，將相應(yīng)的字母填入題內(nèi)的括號(hào)中）：1. 目前應(yīng)用最廣泛的硬件描述語(yǔ)言是（ ）。A. VHDL B. Verilog HDL C. 匯編語(yǔ)言 D. C語(yǔ)言2. HDL語(yǔ)言的英文全稱是（ ）。A. Hard Design LanguageB. Hard Description LanguageC. Hard ware Description LanguageD. Hardware Design Language3. Verilog HDL與VHDL相比，其最大優(yōu)點(diǎn)是（ ）。A. 容易掌握 B. 資源豐富 C. 易于理解和設(shè)計(jì)重用 D. 便于文檔管理4. 對(duì)于特大型（千萬(wàn)門級(jí)以上）的系統(tǒng)級(jí)數(shù)字電路設(shè)計(jì)，下列設(shè)計(jì)語(yǔ)言更為合適的是（ ）。A. Verilog HDLB. VHDLC. 匯編語(yǔ)言D. C語(yǔ)言5. 下列關(guān)于Verilog HDL語(yǔ)言模塊的結(jié)構(gòu)說(shuō)法錯(cuò)誤的是（ ）。A. Verilog HDL的基本設(shè)計(jì)單元是模塊B. 一個(gè)模塊由兩部分組成，一部分描述接口，另一部分描述邏輯功能C. 每個(gè)Verilog HDL程序包括3個(gè)主要部分：端口定義，I/O聲明和功能定義D. Verilog HDL結(jié)構(gòu)位于module和endmodule聲明語(yǔ)句之間6. 下列有關(guān)于Verilog HDL模塊的說(shuō)法錯(cuò)誤的是（ ）。A. 模塊的內(nèi)容可以存在于module和endmodule兩個(gè)語(yǔ)句之外B. 模塊可以分為兩種類型：一種是為了讓模塊最終能生成電路的結(jié)構(gòu)，兩一種只是為了測(cè)試設(shè)計(jì)電路的邏輯功能是否正確C. 每個(gè)模塊要進(jìn)行端口定義，并說(shuō)明它是輸出口還是輸入口，然后對(duì)模塊的功能進(jìn)行描述D. Verilog HDL程序的書(shū)寫(xiě)格式自由，一行可以寫(xiě)幾個(gè)語(yǔ)句，一個(gè)語(yǔ)句也可以分寫(xiě)多行7. 一模塊的I/O端口說(shuō)明：“input 7:0 a;”，則關(guān)于該端口說(shuō)法正確的是（ ）。A. 輸入端口，位寬為8 B. 輸出端口，位寬為8C. 輸入端口，位寬為7 D. 輸出端口，位寬為78. 下列關(guān)于Verilog HDL語(yǔ)言模塊的端口定義說(shuō)法錯(cuò)誤的是（ ）。A. 模塊的端口表示的是模塊的輸入還是輸出口名B. 在端口的聲明語(yǔ)句中可以進(jìn)行I/O說(shuō)明C. 模塊端口聲明了模塊的輸入輸出口，格式為：module 模塊名（port1; port 2; port3）;D. 模塊的端口是它與其它模塊聯(lián)系端口的標(biāo)識(shí)9. 下列關(guān)于Verilog HDL語(yǔ)言模塊的內(nèi)容說(shuō)法錯(cuò)誤的是（ ）。A. 模塊的內(nèi)容包括：I/O說(shuō)明，內(nèi)部信號(hào)聲明和功能定義B. I/O說(shuō)明也可以寫(xiě)在端口聲明語(yǔ)句里C. 內(nèi)部信號(hào)聲明是在模塊內(nèi)用到的和端口有關(guān)的wire類型變量的聲明D. 模塊內(nèi)最重要的部分是邏輯功能定義部分，有3種方法可在模塊內(nèi)產(chǎn)生邏輯10. 下列不屬于在模塊中產(chǎn)生邏輯的方法是（ ）。A. 用“assign”聲明語(yǔ)句B. 用實(shí)例元件C. 用“always”塊D. 用“initial”塊11. 下列模塊的例化正確的是（ ）。A. Mydesign design(sin(sin), sout(sout); B. Mydesign design(.sin(sin), .sout(sout);C. Mydesign design(.sin(sin), .sout(sout);); D. Mydesign design(.sin(sin); .sout(sout);12. 下列關(guān)于Verilog HDL語(yǔ)言中模塊的例化說(shuō)法錯(cuò)誤的是（ ）。A. 在引用模塊時(shí)，有些信號(hào)要被輸入到引用模塊中，有些信號(hào)要從引用模塊中輸出B. 在引用模塊時(shí)，必須嚴(yán)格按照模塊定義的端口順序來(lái)連接C. 在引用模塊時(shí)可以用“.”符號(hào)，表明原模塊是定義時(shí)規(guī)定的端口名，用端口名和被引用模塊的端口相對(duì)應(yīng)，提高程序的可讀性和可移植性D. 在語(yǔ)句“Mydesign design( .port1( port1), .port2 (port2);”中，被引用的模塊為Mydesign模塊13. 不屬于Verilog HDL中合法標(biāo)識(shí)符的是（ ）。A. 1_countB. _countC. countD. count_114. 下列Verilog HDL的標(biāo)識(shí)符無(wú)語(yǔ)法錯(cuò)誤的是（ ）。A. 1_R1_R2B. COUNTC. 5five$D. $54RS15. 下列符號(hào)中屬于Verilog HDL語(yǔ)言中可以擴(kuò)展至多行的注釋符是（ ）。A. /./B. /./C. /*.*/D. #.#16. 下列Verlag HDL程序塊中，對(duì)功能實(shí)現(xiàn)不起作用的語(yǔ)句是（ ）。 begin: reg7:0 tem; /*count = 0; tem = rega;*/ while(tem) begin if(tem0) count = count +1; tem = tem 1; end endA. reg7:0 tem;B. count = 0;C. tem=rega;D. count = 0; tem = rega;17. 下列關(guān)于Verilog HDL語(yǔ)言中邏輯數(shù)值的說(shuō)法錯(cuò)誤的是（ ）。A. Verilog HDL語(yǔ)言中有下列四種基本的值：0、1、X、Z。B. 在門的輸入或一個(gè)表達(dá)式中的為“Z”的值通常解釋成“X”，且x值和z值區(qū)分大小寫(xiě)。C. Verilog HDL中的四種基本值的解釋都內(nèi)置于語(yǔ)言中，如一個(gè)為z的值總是意味著高阻抗，一個(gè)為0的值通常是指邏輯0。D. Verilog HDL中的常量是由四種基本值組成的。18. 下列關(guān)于Verilog HDL語(yǔ)言中邏輯數(shù)值“x”和“z”的說(shuō)法錯(cuò)誤的是（ ）。A. 在數(shù)字電路中，x代表不定值，z代表高阻值。B. x可以用來(lái)定義十六進(jìn)制數(shù)的4位二進(jìn)制數(shù)的狀態(tài)，八進(jìn)制數(shù)的3位，二進(jìn)制數(shù)的1位。C. z的表示方式同x類似，z還有一種表達(dá)方式是可以寫(xiě)作“？”。D. “4 b101z”表示位寬為4的二進(jìn)制數(shù)，從低位數(shù)起第4位為高阻值。19. 下列關(guān)于Verilog HDL語(yǔ)言中常量說(shuō)法錯(cuò)誤的是（ ）。A. 當(dāng)常量不說(shuō)明位數(shù)時(shí)，默認(rèn)值是16位，每個(gè)字母用8位的ASCII值表示。B. Verilog HDL中有三種類型的常量：整型、實(shí)數(shù)型、字符串型。C. 下劃線符號(hào)“_”可以用在整數(shù)或?qū)崝?shù)中，它們就數(shù)量本身沒(méi)有意義，但下劃線符號(hào)不能用作首字符。D. 字符串是雙引號(hào)內(nèi)的字符序列，字符串不能分成多行書(shū)寫(xiě)。20. 下列Verilog HDL常量說(shuō)法正確的是（ ）。A. 4D2 4位十進(jìn)制數(shù)B. 4D-4 4位十進(jìn)制數(shù)C. (2+3)b10 五位二進(jìn)制數(shù)D. 32 十六進(jìn)制數(shù)21. 下列關(guān)于Verilog HDL語(yǔ)言中參數(shù)型說(shuō)法錯(cuò)誤的是（ ）。A. 在Verilog HDL中用parameter來(lái)定義常量，即用parameter來(lái)定義一個(gè)標(biāo)識(shí)符代表一個(gè)常量，稱為符號(hào)常量。B. 采用一個(gè)標(biāo)識(shí)符代表一個(gè)常量可以提高程序的可讀性和可維護(hù)性。C. parameter是參數(shù)型數(shù)據(jù)的確認(rèn)符，確認(rèn)符后跟著一個(gè)用逗號(hào)分隔開(kāi)的賦值語(yǔ)句表，在每一賦值語(yǔ)句的左邊必須是一個(gè)常數(shù)表達(dá)式。D. parameter 型數(shù)據(jù)是一種常數(shù)型的數(shù)據(jù)，其說(shuō)明格式為：parameter 參數(shù)名1= 表達(dá)式, 參數(shù)名2= 表達(dá)式, . ., 參數(shù)名n= 表達(dá)式。22. 下列Verilog HDL語(yǔ)言中參數(shù)型數(shù)據(jù)定義錯(cuò)誤的是（ ）。A. parameter msb=7; /定義參數(shù)msb為常量7B. parameter e=25, f=29; /定義兩個(gè)常數(shù)參數(shù)C. parameter byte_size=8, byte_size - 1 = byte_msb; /用常數(shù)表達(dá)式賦值D. parameter average_delay = (r+f)/2; /用常數(shù)表達(dá)式賦值23. 下列關(guān)于Verilog HDL語(yǔ)言中數(shù)據(jù)類型綜述，說(shuō)法錯(cuò)誤的是（ ）。A. Verilog HDL有兩大類數(shù)據(jù)類型：線網(wǎng)類型、寄存器類型。B. 線網(wǎng)數(shù)據(jù)類型表示結(jié)構(gòu)實(shí)體之間的物理連接，線網(wǎng)類型的變量不能存儲(chǔ)值。C. 寄存器數(shù)據(jù)類型的關(guān)鍵字是reg，通過(guò)賦值語(yǔ)句可以改變寄存器存儲(chǔ)的值，其作用與改變觸發(fā)器存儲(chǔ)的值相當(dāng)。D. 如果沒(méi)有驅(qū)動(dòng)元件連接到線網(wǎng)，線網(wǎng)的缺省值為X。24. 下列關(guān)于Verilog HDL語(yǔ)言中數(shù)據(jù)類型說(shuō)法錯(cuò)誤的是（ ）。A. 線網(wǎng)類型數(shù)據(jù)表示Verilog結(jié)構(gòu)化元件間的物理連線，它的值由驅(qū)動(dòng)元件的值決定。B. 寄存器數(shù)據(jù)類型表示一個(gè)抽象的數(shù)據(jù)存儲(chǔ)單元，它只能在always語(yǔ)句中被賦值。C. 線網(wǎng)類型數(shù)據(jù)包含不同種類的線網(wǎng)子類型，如：wire型、tri型等。D. Verilog HDL中存在5種不同的寄存器類型：reg型、integer型、time型、real型和realtime型25. 下列關(guān)于Verilog HDL語(yǔ)言中線網(wǎng)類型數(shù)據(jù)說(shuō)法錯(cuò)誤的是（ ）。A. 線網(wǎng)類型數(shù)據(jù)表示Verilog結(jié)構(gòu)化元件間的物理連線，它的值由驅(qū)動(dòng)元件的值決定，如果沒(méi)有驅(qū)動(dòng)元件連接到線網(wǎng)，線網(wǎng)缺省值為z。B. 簡(jiǎn)單的線網(wǎng)類型說(shuō)明語(yǔ)法為：net_kind msb:lsb net1, net2, . ,netn; 其中net_kind是線網(wǎng)類型名，msb和lsb是用于定義線網(wǎng)范圍的常量表達(dá)式。C. 當(dāng)一個(gè)線網(wǎng)有多個(gè)驅(qū)動(dòng)器時(shí)，即對(duì)一個(gè)線網(wǎng)有多個(gè)賦值時(shí)，不同的線網(wǎng)產(chǎn)生的行為相同。D. wire型數(shù)據(jù)常用來(lái)表示以assign關(guān)鍵字指定的組合邏輯信號(hào)，Verilog程序模塊中輸入、輸出信號(hào)類型默認(rèn)時(shí)自動(dòng)定義為wire型。26. 下列關(guān)于Verilog HDL語(yǔ)言中線網(wǎng)類型數(shù)據(jù)說(shuō)法錯(cuò)誤的是（ ）。A. 在進(jìn)行線網(wǎng)類型數(shù)據(jù)說(shuō)明時(shí)，如果沒(méi)有定義線網(wǎng)的范圍，缺省的線網(wǎng)類型為1位。B. 在Verilog HDL中，有可能不必聲明某種線網(wǎng)類型，在這種情況下，缺省線網(wǎng)類型為8位線網(wǎng)。C. 用于連接單元的連線是最常見(jiàn)的線網(wǎng)類型，連線與三態(tài)線網(wǎng)語(yǔ)法和語(yǔ)義一致，三態(tài)線可以用于描述多個(gè)驅(qū)動(dòng)源驅(qū)動(dòng)同一根線的線網(wǎng)類型。D. 線網(wǎng)數(shù)據(jù)類型包含不同種類的線網(wǎng)子類型，如：wire、tri、wor、trior等。27. 下列關(guān)于Verilog HDL語(yǔ)言中寄存器類型數(shù)據(jù)說(shuō)法錯(cuò)誤的是（ ）。A. 寄存器類型數(shù)據(jù)表示一個(gè)抽象的數(shù)據(jù)存儲(chǔ)單元，它只能在always語(yǔ)句中被賦值，寄存器類型的變量具有X的缺省值。B. 寄存器類型數(shù)據(jù)有5種不同的寄存器類型：reg型、integer型、time型、real型和realtime型。C. 寄存器可以取任意長(zhǎng)度，寄存器中的值通常被解釋為無(wú)符號(hào)數(shù)。D. 寄存器數(shù)據(jù)類型reg是最常見(jiàn)的數(shù)據(jù)類型，使用保留字reg加以說(shuō)明。28. 下列Verilog HDL語(yǔ)言中寄存器類型數(shù)據(jù)定義與注釋矛盾的是（ ）。A. reg 3:0 sat /sat為4位寄存器B. reg cnt /cnt為1位寄存器C. reg 0:3 mymem 0:63 /mymem為64個(gè)4位寄存器的數(shù)組D. reg 1:5 dig /dig為4位寄存器29. 下列關(guān)于非阻塞賦值運(yùn)算方式（如b=a;）說(shuō)法錯(cuò)誤的是（ ）。A. 塊結(jié)束后才完成賦值操作B. b的值立刻改變C. 在編寫(xiě)可綜合模塊時(shí)是一種比較常用的賦值方式D. 非阻塞賦值符“=”與小于等于符“=”意義完全不同，前者用于賦值操作，后者是關(guān)系運(yùn)算符，用于比較大小。30. 下列關(guān)于阻塞賦值運(yùn)算方式（如b=a;）說(shuō)法錯(cuò)誤的是（ ）。A. 賦值語(yǔ)句執(zhí)行完后，塊才結(jié)束B(niǎo). b的值在賦值語(yǔ)句執(zhí)行完后立刻就改變的C. 在沿觸發(fā)的always塊中使用時(shí)，綜合后可能會(huì)產(chǎn)生意想不到的結(jié)果D. 在“always”模塊中的reg型信號(hào)都采用此賦值方式31. 下列不屬于Verilog HDL算術(shù)運(yùn)算符的是（ ）。A. + B. -C. % D. =32. 下列關(guān)于Verilog HDL語(yǔ)言中基本的算術(shù)運(yùn)算符說(shuō)法錯(cuò)誤的是（ ）。A. 進(jìn)行取模運(yùn)算時(shí)，結(jié)果值的符號(hào)位采用模運(yùn)算式中第二個(gè)數(shù)的符號(hào)位B. 在除法運(yùn)算中，結(jié)果要略去小數(shù)部分，保留整數(shù)部分C. 在進(jìn)行算術(shù)運(yùn)算操作時(shí)，如果某一操作數(shù)中有不確定的值x，則整個(gè)結(jié)果也為不定值xD. 在Verilog HDL語(yǔ)言中，算術(shù)運(yùn)算符又稱為二進(jìn)制運(yùn)算符33. 下列關(guān)于Verilog HDL語(yǔ)言中邏輯運(yùn)算符說(shuō)法錯(cuò)誤的是（ ）。A. Verilog HDL語(yǔ)言中邏輯運(yùn)算符全為二目運(yùn)算符B. 邏輯運(yùn)算符中“&”和“|”的優(yōu)先級(jí)低于關(guān)系運(yùn)算符，“!”高于算術(shù)運(yùn)算符C. Verilog HDL語(yǔ)言中邏輯運(yùn)算符包括“&”，“|”和“!”D. 為提高程序的可讀性，明確表達(dá)各運(yùn)算符間的運(yùn)算關(guān)系，可使用括號(hào)34. 邏輯操作符&的功能是（ ）。A. 與 B. 或 C. 非 D. 異或35. 在進(jìn)行關(guān)系運(yùn)算時(shí)，如果聲明的關(guān)系是假的，則返回值是（ ）。A. 1 B. 不定值C. 0 D. 不返回36. 下列關(guān)于Verilog HDL語(yǔ)言中關(guān)系運(yùn)算符說(shuō)法錯(cuò)誤的是（ ）。A. Verilog HDL語(yǔ)言中關(guān)系運(yùn)算符共有4種，即“”，“=”B. 進(jìn)行關(guān)系運(yùn)算時(shí)，返回值只能是1或0C. 所有關(guān)系運(yùn)算符優(yōu)先級(jí)相同，均低于算術(shù)運(yùn)算符的優(yōu)先級(jí)D. 語(yǔ)句“asize-1”等同于語(yǔ)句“a(size-1)”37. 在下列Verilog HDL運(yùn)算符中，屬于三目運(yùn)算符的是（ ）。A. & B. ！=C. ？： D. =38. 當(dāng)a =2 ) ? 1 : (a 0) ? 2: 0; A. 0 B. 1 C. 2 D. 其他39. 下列關(guān)于Verilog HDL語(yǔ)言的位運(yùn)算符說(shuō)法錯(cuò)誤的是（ ）。A. 位運(yùn)算符中除了“”是單目運(yùn)算符以外，均為二目運(yùn)算符。B. 位運(yùn)算符中的二目運(yùn)算符要求對(duì)兩個(gè)操作數(shù)的相應(yīng)位進(jìn)行運(yùn)算操作。C. 不同長(zhǎng)度的數(shù)據(jù)進(jìn)行位運(yùn)算時(shí)，系統(tǒng)會(huì)自動(dòng)地將兩者按左端對(duì)齊，位數(shù)少的操作數(shù)會(huì)在相應(yīng)的高位用0填滿，以使兩個(gè)操作數(shù)按位進(jìn)行操作。D. Verilog HDL提供了取反，按位與，按位或等5種位運(yùn)算符。40. 執(zhí)行語(yǔ)句“rega= b1010; rega= rega;”后，rega的值是（ ）。A. b1010B. b0101C. b0000D. b000141. 在Verilog HDL語(yǔ)言中的位拼接運(yùn)算符是（ ）。A. B. C. ( ) D. 42. 下列關(guān)于Verilog HDL語(yǔ)言中拼接運(yùn)算符說(shuō)法錯(cuò)誤的是（ ）。A. 拼接運(yùn)算符可以將兩個(gè)或多個(gè)數(shù)的某些位拼接起來(lái)進(jìn)行運(yùn)算操作B. 拼接運(yùn)算符的使用方法為：信號(hào)1的某幾位，信號(hào)2的某幾位，信號(hào)n的某幾位C. 拼接表達(dá)式“a, b3:0, w, 3b101”等同于拼接表達(dá)式“a, b3, b2, b1, b0, w, 1b1, 1b0, 1b1”D. 拼接表達(dá)式中可以存在沒(méi)有指明位數(shù)的信號(hào)43. 有如下的模塊： module shift; reg3:0 start, result; initial; begin; start = 1; result = (start2); end endmodule程序運(yùn)行完畢，result的值是（ ）。A. 4 b0100 B. 4 b0010C. 6 b010000 D. 4 b000044. 下列關(guān)于Verilog HDL語(yǔ)言中移位運(yùn)算符說(shuō)法錯(cuò)誤的是（ ）。A. 在Verilog HDL語(yǔ)言中有兩種移位運(yùn)算符：“”（右移位運(yùn)算符）B. 移位運(yùn)算符的使用方法是：“an”或“a1”的值為“5 b01001”45. 程序段如下：wire 3:0 B; reg C; assign B = 4 b1010; C=&B;則C的值是（ ）。A. 4 b1010 B. 4 b0000C. 1 b1 D. 1 b046. 一元運(yùn)算符是（ ）。A. 單目運(yùn)算符 B. 雙目運(yùn)算符C. 三目運(yùn)算符 D. 無(wú)操作數(shù)47. 下列關(guān)于信號(hào)電平事件的控制說(shuō)法錯(cuò)誤的是（ ）。A. 在電平敏感事件控制中，過(guò)程語(yǔ)句一直延遲到條件變?yōu)檎婧蟛艌?zhí)行。B. 電平敏感事件控制的形式為：wait （condition） procedural_statement。C. 過(guò)稱語(yǔ)句只有在條件為真時(shí)才執(zhí)行，否則執(zhí)行后續(xù)語(yǔ)句。D. 過(guò)程語(yǔ)句是可選的。48. Verilog HDL程序段如下，說(shuō)法錯(cuò)誤的是（ ）。 wait (sum 22) sum = 0; wait(dataready) data = bus; wait (preset);A. 在第一條語(yǔ)句中，只有當(dāng)sum的值大于22時(shí)，才對(duì)sum清零。B. 在第二條語(yǔ)句中，只有當(dāng)dataready為真，即dataready值為1時(shí)，將bus賦給data。C. 最后一條語(yǔ)句表示延遲至preset變?yōu)檎妫ㄖ禐?）時(shí)，其后續(xù)語(yǔ)句方可繼續(xù)執(zhí)行。D. 三條wait語(yǔ)句為順序執(zhí)行。49. 下列關(guān)于信號(hào)跳變沿事件的控制說(shuō)法錯(cuò)誤的是（ ）。A. 帶有事件控制的過(guò)程語(yǔ)句的執(zhí)行，需等到指定事件發(fā)生。B. 跳變沿觸發(fā)事件的控制方式可以為： event procedural_statement，例如：“always （posedge clock） curr_state = next_state;”。C. 如果指定的事件未發(fā)生，則跳過(guò)過(guò)程語(yǔ)句，執(zhí)行后續(xù)語(yǔ)句。D. 事件之間也能夠相或以表明“如果有任何事件發(fā)生”，例如：（posedge clear or negedge reset）。50. Verilog HDL程序塊如下，說(shuō)法錯(cuò)誤的是（ ）。 begin （negedge reset ） count = 0; cla zoo = foo; endA. 在第二條語(yǔ)句中，賦值語(yǔ)句只在reset上的負(fù)沿執(zhí)行。B. 第三條語(yǔ)句中，當(dāng)cla上有事件發(fā)生時(shí)，foo的值被賦給zoo。C. 當(dāng)cla的值發(fā)生變化時(shí)，foo的值被賦給zoo。D.