數(shù)字密碼鎖電路設(shè)計(jì)畢業(yè)論文.doc

西安工業(yè)大學(xué)北方信息工程學(xué)院本科畢業(yè)設(shè)計(jì)(論文)題目：數(shù)字密碼鎖電路設(shè)計(jì)系 別： 電子信息系 專 業(yè)： 通信工程 班 級： B100308 學(xué) 生： 趙蓉 學(xué) 號： B10030843 指導(dǎo)教師： 張學(xué)智 楊麗娟 2014年05月畢業(yè)設(shè)計(jì)（論文）任務(wù)書系別 電子信息系 專業(yè) 通信工程 班級 B100308 姓名 趙蓉 學(xué)號 B10030843 1.畢業(yè)設(shè)計(jì)（論文）題目： 數(shù)字密碼鎖電路設(shè)計(jì) 2.題目背景和意義：現(xiàn)存的密碼鎖大多是基于數(shù)字電路設(shè)計(jì)的，這種密碼鎖設(shè)計(jì)思路簡單、易于實(shí)現(xiàn)，但是過多的原器件的組合給推廣和流行帶來了不便。根據(jù)這種情況研究出來一種功能強(qiáng)大、易于推廣的密碼鎖已經(jīng)迫在眉睫。而數(shù)字密碼鎖具有高安全性、低成本、易操作、密碼可更換、體積小，功耗低，操作簡單易于修改和維護(hù)等優(yōu)點(diǎn)，受到越來越多人的歡迎。 用VHDL可以快速靈活地設(shè)計(jì)出符合各種要求的數(shù)字密碼鎖，而且操作簡單，稍加修改就可以改變密碼的位數(shù)，增強(qiáng)其安全性，且很容易做成ASIC芯片，使設(shè)計(jì)過程達(dá)到高度自動化，并能夠在設(shè)計(jì)完成后在MaxplusII環(huán)境下進(jìn)行電路的模擬仿真。 3.設(shè)計(jì)（論文）的主要內(nèi)容（理工科含技術(shù)指標(biāo)）：密碼輸入：每按下一個(gè)數(shù)字鍵，就輸入一個(gè)數(shù)值，并在顯示器上顯示該數(shù)值，同時(shí)將先前輸入的數(shù)據(jù)依次左移一個(gè)數(shù)字位置。密碼清除：按下“清除”鍵可清除前面所有輸入的值。密碼更改：按下“更改”鍵可將目前的數(shù)碼設(shè)定成新的密碼。密碼上鎖：按下“上鎖”鍵可將密碼鎖定。 4.設(shè)計(jì)的基本要求及進(jìn)度安排（含起始時(shí)間、設(shè)計(jì)地點(diǎn)）：(1)選題、收集資料、確定開發(fā)工具、理解題目、開題報(bào)告3周(2)設(shè)計(jì)與實(shí)施方案，理解硬件電路，設(shè)計(jì)VHDL程序6周 （3）準(zhǔn)備中期答辯、中期報(bào)告2周(4)驗(yàn)證程序，撰寫畢業(yè)論文5周 5.畢業(yè)設(shè)計(jì)(論文)的工作量要求 撰寫15000字論文 實(shí)驗(yàn)(時(shí)數(shù))*或?qū)嵙?xí)(天數(shù))： 圖紙(幅面和張數(shù))*： 其他要求： 查閱資料不少于10份 指導(dǎo)教師簽名： 年 月 日 學(xué)生簽名： 年 月 日 系主任審批： 年 月 日說明：1本表一式二份，一份由學(xué)生裝訂入冊，一份教師自留。2 帶*項(xiàng)可根據(jù)學(xué)科特點(diǎn)選填。數(shù)字密碼鎖電路設(shè)計(jì)摘 要現(xiàn)存的密碼鎖大多是基于數(shù)字電路設(shè)計(jì)的，這種密碼鎖設(shè)計(jì)思路簡單、易于實(shí)現(xiàn)，但是過多的原器件的組合給推廣和流行帶來了不便，根據(jù)這種情況研究出來一種功能強(qiáng)大、易于推廣的密碼鎖已經(jīng)迫在眉睫。本文介紹了一種在MaxplusII軟件下，基于VHDL語言的復(fù)雜可編程邏輯器件的四位密碼鎖的設(shè)計(jì)方法，闡述了其軟件設(shè)計(jì)方法。該密碼鎖通過三個(gè)模塊：輸入模塊、控制模塊、顯示模塊，從而實(shí)現(xiàn)密碼輸入、密碼更改、密碼清除、上鎖解鎖等功能，在輸入模塊包括時(shí)序產(chǎn)生電路、鍵盤掃描電路、鍵盤彈跳消除電路、鍵盤譯碼電路等幾個(gè)小的功能電路；在控制模塊包括按鍵數(shù)據(jù)的緩沖存儲電路，密碼的清除、變更、存儲，密碼核對（即數(shù)值比較電路），解鎖電路（即開/關(guān)門鎖電路）等；顯示模塊主要將要顯示數(shù)據(jù)的BCD碼轉(zhuǎn)換成數(shù)碼器的七段顯示驅(qū)動編碼，在數(shù)碼管上依次顯示出來。本設(shè)計(jì)最后對每個(gè)模塊進(jìn)行仿真，驗(yàn)證該密碼鎖滿足設(shè)計(jì)要求。利用這種方法設(shè)計(jì)的密碼鎖具有高安全性、低成本、易操作、密碼可更換、體積小，功耗低，操作簡單易于修改和維護(hù)等優(yōu)點(diǎn)。關(guān)鍵詞：密碼鎖；VHDL；MaxplusII；CPLD Digital Code Lock Circuit Design AbctractThe existing locks are mostly designed based on digital circuit,the cipher lock design idea is simple,easy to implement,but the original device combination of brought inconvenience to the promotion and popularity,according to this study out a powerful,easy to promote the password lock has been imminent.This paper introduces a kind of design method in maxplusII software,four bit password VHDL language of the complex programmable logic device lock based on,describes its software design method.The cipher lock through three modules:input module,control module,display module,so as to realize the password input,change the password,password removal,locking and unlocking functions in the input module includes a functional circuit,timing circuit,keyboard scanning circuit,keyboard bounce several elimination circuit,keyboard decoding circuit to control module include sasmall;key data buffer storage circuit,password changes,cleaning,storage,password verification(i.e.numerical comparison circuit),unlock circuit(open, closed lock circuit);the main display module to display data BCD code into seven segment digital device driver code,in the digital tube display.The design and Simulation of each module,verify the password lock to meet the design requirements.Using this design method of cipher lock with high security,low cost,easy to operate,the pass word can be replaced,small volume,power consumption, simple operation easy to modify and maintain.Key Words:Lock;VHDL;MaxplusII;CPLDIII目 錄1 緒論1 1.1課題設(shè)計(jì)背景11.2課題研究的意義11.3國內(nèi)外相關(guān)研究情況12 技術(shù)介紹22.1EDA技術(shù)介紹22.1.1EDA技術(shù)的發(fā)展趨勢22.1.2EDA技術(shù)的基本特征32.2硬件描述語言VHDL52.2.1VHDL語言的特點(diǎn)52.2.2VHDL的設(shè)計(jì)流程62.3復(fù)雜可編程邏輯器件62.3.1CPLD的研究現(xiàn)狀62.3.2CPLD的發(fā)展趨勢72.3.3CPLD的研究方法72.3.4CPLD的特點(diǎn)72.4MAX+plus概述72.4.1Max+plus開發(fā)系統(tǒng)的特點(diǎn)82.4.2MaxplusII軟件版本82.4.3MaxplusII設(shè)計(jì)方法93 總體方案103.1系統(tǒng)設(shè)計(jì)要求103.2總體框圖104 模塊電路設(shè)計(jì)134.1密碼鎖輸入模塊的設(shè)計(jì)134.1.1矩陣式鍵盤工作原理134.1.2時(shí)序產(chǎn)生電路144.1.3鍵盤掃描電路154.1.4鍵盤譯碼電路154.1.5彈跳消除電路164.1.6密碼鎖輸入模塊原理圖164.1.7VHDL部分源程序及流程圖164.1.8仿真結(jié)果194.2密碼鎖控制模塊設(shè)計(jì)194.2.1密碼鎖控制模塊原理圖204.2.2控制模塊部分源程序及流程圖204.2.3仿真結(jié)果224.3密碼鎖顯示模塊234.3.1顯示模塊原理圖244.3.2顯示模塊部分源程序及流程圖254.3.3仿真結(jié)果265 程序調(diào)試及系統(tǒng)仿真27參考文獻(xiàn)30致 謝32附錄1 程序清單351 緒論1 緒論1.1課題設(shè)計(jì)背景現(xiàn)存的密碼鎖大多是基于數(shù)字電路設(shè)計(jì)的，這種密碼鎖設(shè)計(jì)思路簡單、易于實(shí)現(xiàn)，但是過多的原器件的組合給推廣和流行帶來了不便。而且隨著社會物質(zhì)財(cái)富的日益增長，安全防盜已成為全社會問題。人們對鎖的要求越來越高，既要安全可靠地防盜，又要使用方便。根據(jù)這種情況研究出來一種功能強(qiáng)大、易于推廣的密碼鎖已經(jīng)迫在眉睫。而數(shù)字密碼鎖具有高安全性、低成本、易操作、密碼可更換、體積小，功耗低，操作簡單易于修改和維護(hù)等優(yōu)點(diǎn)，受到越來越多人的歡迎。1.2課題研究的意義 現(xiàn)在廣為流行的VHDL語言，描述能力強(qiáng)、覆蓋面廣、抽象能力強(qiáng)，所以采用VHDL建立硬件模型可以解決原器件過多而導(dǎo)致設(shè)計(jì)復(fù)雜的問題。用VHDL可以快速靈活地設(shè)計(jì)出符合各種要求的數(shù)字密碼鎖，而且操作簡單，稍加修改就可以改變密碼的位數(shù)，增強(qiáng)其安全性，且很容易做成ASIC芯片，使設(shè)計(jì)過程達(dá)到高度自動化，并能夠在設(shè)計(jì)完成后在MaxplusII環(huán)境下進(jìn)行電路的模擬仿真。1.3國內(nèi)外相關(guān)研究情況 電子密碼鎖的種類繁多，例如數(shù)碼鎖、指紋鎖、磁卡鎖、IC卡鎖、生物鎖等，但較實(shí)用的還是按鍵式電子密碼鎖。20世紀(jì)80年代后，隨著電子鎖專用集成電路的出現(xiàn)，電子鎖的體積縮小，可靠性提高，成本較高，是適合使用在安全性要求較高的場合，而且需要有電源提供能量，使用還局限在一定范圍，難以普及，所以對它的研究一直沒有明顯的進(jìn)展。目前，在西方發(fā)達(dá)國家，密碼鎖技術(shù)相對先進(jìn)，種類齊全，電子密碼鎖已被廣泛應(yīng)用于只能門禁系統(tǒng)中，通過多種更加安全，更加可靠的技術(shù)實(shí)現(xiàn)大門的管理。在我國密碼鎖整體水平尚處在國際70年代左右，電子密碼鎖的成本還很高，市場上仍以按鍵電子鎖為主，按鍵式和卡片鑰匙式電子鎖已引進(jìn)國際先進(jìn)水平，現(xiàn)國內(nèi)有幾個(gè)廠生產(chǎn)供應(yīng)市場。但國內(nèi)自行研制開發(fā)的電子鎖，其市場結(jié)構(gòu)尚未形成，應(yīng)用還不廣泛。國內(nèi)的不少企業(yè)也引進(jìn)了世界上先進(jìn)的技術(shù)，發(fā)展前景非?？捎^。希望通過不的努力，使電子密碼鎖在我國也能得到廣發(fā)應(yīng)用。402 技術(shù)介紹2 技術(shù)介紹2.1EDA技術(shù)介紹20世紀(jì)90年代，國際上電子和計(jì)算機(jī)技術(shù)較先進(jìn)的國家，一直在積極探索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來了極大的靈活性。這些器件可以通過軟件編程而對其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。1這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過程和設(shè)計(jì)觀念，促進(jìn)了EDA技術(shù)的迅速發(fā)展。2EDA是電子設(shè)計(jì)自動化（Electronic Design Automation）的縮寫，在20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來的。3EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺上，用硬件描述語言VHDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可行性，減輕了設(shè)計(jì)者的勞動強(qiáng)度。42.1.1EDA技術(shù)的發(fā)展趨勢 從目前的EDA技術(shù)來看，其發(fā)展趨勢是政府重視、使用普及、應(yīng)用廣泛、工具多樣、軟件功能強(qiáng)大。中國EDA市場已漸趨成熟，不過大部分設(shè)計(jì)工程師面向的是PC主板和小型ASIC領(lǐng)域，僅有小部分（約11%）的設(shè)計(jì)人員研發(fā)復(fù)雜的片上系統(tǒng)器件。為了與臺灣和美國的設(shè)計(jì)工程師形成更有力的競爭，中國的設(shè)計(jì)隊(duì)伍有必要購入一些最新的EDA技術(shù)。5 6 在信息通信領(lǐng)域，要優(yōu)先發(fā)展高速寬帶信息網(wǎng)、深亞微米集成電路、新型元器件、計(jì)算機(jī)及軟件技術(shù)、第三代移動通信技術(shù)、信息管理、信息安全技術(shù)，積極開拓以數(shù)字技術(shù)、網(wǎng)絡(luò)技術(shù)為基礎(chǔ)的新一代信息產(chǎn)品，發(fā)展新興產(chǎn)業(yè)，培育新的經(jīng)濟(jì)增長點(diǎn)。7要大力推進(jìn)制造業(yè)信息化，積極開展計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助工程（CAE）、計(jì)算機(jī)輔助工藝（CAP）、計(jì)算機(jī)機(jī)輔助制造（CAM）、產(chǎn)品數(shù)據(jù)管理（PDM）、制造資源計(jì)劃（MRPII）及企業(yè)資源管理（ERP）等。有條件的企業(yè)可開展“網(wǎng)絡(luò)制造”，便于合作設(shè)計(jì)、合作制造，參與國內(nèi)和國際競爭。開展“數(shù)控化”工程和“數(shù)字化”工程。在ASIC和PLD西安工業(yè)大學(xué)北方信息工程學(xué)院畢業(yè)設(shè)計(jì)（論文）設(shè)計(jì)方面，向超高速、高密度、低功耗、低電壓方向發(fā)展。外設(shè)技術(shù)與EDA工程相結(jié)合的市場前景看好，如組合超大屏幕的相關(guān)連接，多屏幕技術(shù)也有所發(fā)展。中國自1995年以來加速開發(fā)半導(dǎo)體產(chǎn)業(yè)，先后建立了幾所設(shè)計(jì)中心，推動系列設(shè)計(jì)活動以應(yīng)對亞太地區(qū)其它EDA市場的競爭。8在EDA軟件開發(fā)方面，目前主要集中在美國。但各國也正在努力開發(fā)相應(yīng)的工具，日本、韓國都有ASIC設(shè)計(jì)工具，但不對外開放。中國華大集成電路設(shè)計(jì)中心，也提供IC設(shè)計(jì)軟件，但性能不是很強(qiáng)。相信在不久的將來會有更多更好的設(shè)計(jì)工具有各地開花并結(jié)果。據(jù)最新統(tǒng)計(jì)顯示，中國和印度正在成為電子設(shè)計(jì)自動化領(lǐng)域發(fā)展最快的兩個(gè)市場，年復(fù)合增長率分別達(dá)到了50%和30%。EDA技術(shù)發(fā)展迅猛，完全可以用日新月異來描述。EDA技術(shù)的應(yīng)用廣泛，現(xiàn)在已涉及到各行各業(yè)。EDA水平不斷提高，設(shè)計(jì)工具趨于完美的地步。EDA市場日趨成熟，但我國的研發(fā)水平沿很有限，需迎頭趕上。92.1.2EDA技術(shù)的基本特征EDA代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向，它的基本特征是：設(shè)計(jì)人員按照“自頂向下”的設(shè)計(jì)方法，對整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路（ASIC）實(shí)現(xiàn)，然后采用硬件描述語言（HDL）完成系統(tǒng)行為級設(shè)計(jì)，最后通過綜合器和適配器生成最終的目標(biāo)器件，這樣的設(shè)計(jì)方法被稱為高層次的電子設(shè)計(jì)方法。10 11下面介紹與EDA基本特征有關(guān)的幾個(gè)概念： a. “自頂向下”的設(shè)計(jì)方法 10年前，電子設(shè)計(jì)的基本思路還是選用標(biāo)準(zhǔn)集成電路“自底向上”地構(gòu)造出一個(gè)新的系統(tǒng)，這樣的設(shè)計(jì)方法就如同一磚一瓦建造金字塔，不僅效率低、成本高而且容易出錯(cuò)。 高層次設(shè)計(jì)是一種“自頂向下”的全新設(shè)計(jì)方法，這種設(shè)計(jì)方法首先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)。在方框圖一級進(jìn)行仿真、糾錯(cuò)，并用硬件描述語言對高層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)一級進(jìn)行驗(yàn)證。然后，用綜合優(yōu)化工具生成具體門電路的網(wǎng)絡(luò)表，其對應(yīng)的物理實(shí)現(xiàn)級可以是印刷電路板或?qū)Ｓ眉呻娐贰Ｓ捎谠O(shè)計(jì)的主要仿真和調(diào)試過程是在高層次上完成的，這既有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，避免設(shè)計(jì)工作的浪費(fèi)，又減少了邏輯功能仿真的工作量，提高了設(shè)計(jì)的一次成功率。12 b. ASIC設(shè)計(jì) 現(xiàn)代電子產(chǎn)品的復(fù)雜度日益提高，一個(gè)電子系統(tǒng)可能由數(shù)萬個(gè)中小規(guī)模集成電路構(gòu)成，這就帶來了體積大、功耗大、可靠性差的問題。解決這一問題的有效方法就是采用ASIC芯片進(jìn)行設(shè)計(jì)。ASIC按照設(shè)計(jì)方法的不同可分為全定西安工業(yè)大學(xué)北方信息工程學(xué)院畢業(yè)設(shè)計(jì)（論文）制ASIC、半定制ASIC和可編程ASIC（也稱為可編程邏輯器件）。設(shè)計(jì)全定制ASIC芯片時(shí)，設(shè)計(jì)師要定義芯片上所有晶體管的幾何圖形和工藝規(guī)則，最后將設(shè)計(jì)結(jié)果交由IC廠家去進(jìn)行掩模制造，做出產(chǎn)品。這種設(shè)計(jì)方法的優(yōu)點(diǎn)是芯片可以獲得最優(yōu)的性能，即面積利用率高、速度快、功耗低，而缺點(diǎn)是開發(fā)周期長，費(fèi)用高，只適合大批量產(chǎn)品開發(fā)。13 半定制ASIC芯片的版圖設(shè)計(jì)方法分為門陣列設(shè)計(jì)法和標(biāo)準(zhǔn)單元設(shè)計(jì)法，這兩種方法都是約束性的設(shè)計(jì)方法，其主要目的就是簡化設(shè)計(jì)，以犧牲芯片性能為代價(jià)來縮短開發(fā)時(shí)間。14 可編程邏輯芯片與上述掩模ASIC的不同之處在于：設(shè)計(jì)人員完成版圖設(shè)計(jì)后，在實(shí)驗(yàn)室內(nèi)就可以燒制出自己的芯片，無須IC廠家的參與，大大縮短了開發(fā)周期。 可編程邏輯器件自70年代以來，經(jīng)歷了PAL、GAL、CPLD、FPGA幾個(gè)發(fā)展階段，其中CPLD/FPGA屬高密度可編程邏輯器件，目前集成度已高達(dá)200萬門/片，它將掩模ASIC集成度高的優(yōu)點(diǎn)和可編程邏輯器件設(shè)計(jì)生產(chǎn)方便的特點(diǎn)結(jié)合在一起，特別適合于樣品研制或小批量產(chǎn)品開發(fā)，使產(chǎn)品能以最快的速度上市，而當(dāng)市場擴(kuò)大時(shí)，它可以很容易地轉(zhuǎn)由掩模ASIC實(shí)現(xiàn)，因此開發(fā)風(fēng)險(xiǎn)也大為降低。15 上述ASIC芯片，尤其是CPLD/FPGA器件，已成為現(xiàn)代高層次電子設(shè)計(jì)方法的實(shí)現(xiàn)載體。 c. 硬件描述語言 硬件描述語言（VHDL）是一種用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語言，它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，與傳統(tǒng)的門級描述方式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計(jì)。16例如一個(gè)32位的加法器，利用圖形輸入軟件需要輸入500至1000個(gè)門，而利用VHDL語言只需要書寫一行“A=BC”即可。而且VHDL語言可讀性強(qiáng)，易于修改和發(fā)現(xiàn)錯(cuò)誤。早期的硬件描述語言，如ABEL、HDL、AHDL，由不同的EDA廠商開發(fā)，互不兼容，而且不支持多層次設(shè)計(jì)，層次間翻譯工作要由人工完成。為了克服以上不足，1985年美國國防部正式推出了高速集成電路硬件描述語言VHDL，1987年IEEE采納VHDL為硬件描述語言標(biāo)準(zhǔn)（IEEESTD1076）。VHDL是一種全方位的硬件描述語言，包括系統(tǒng)行為級、寄存器傳輸級和邏輯門級多個(gè)設(shè)計(jì)層次,支持結(jié)構(gòu)、數(shù)據(jù)流和行為三種描述形式的混合描述，因此VHDL幾乎覆蓋了以往各種硬件描述語言的功能，整個(gè)自頂向下或自底向上的電路設(shè)計(jì)過程都可以用VHDL來完成。172.2硬件描述語言VHDLVHDL是一種可以用來描述數(shù)字邏輯系統(tǒng)的“編程語言”，VHDL的全名是Very-High-Speed Integrated Circuit HardwareDescription Language，誕生于1982。1987年底，VHDL被IEEE（The Institute of Electrical and Electronics Engineers）和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。它源于美國政府于1980年開始啟動的超高速集成電路計(jì)劃，VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級語言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件、一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分，即端口）和內(nèi)部（或稱不可視部分，既設(shè)計(jì)實(shí)體的內(nèi)部功能和算法完成部分）兩部分。在對一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。應(yīng)用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的。18VHDL的應(yīng)用必將成為當(dāng)前以及未來EDA解決方案的核心，更是整個(gè)電子邏輯系統(tǒng)設(shè)計(jì)的核心。2.2.1VHDL語言的特點(diǎn) a. VHDL具有更強(qiáng)的行為描述能力，從而決定了它成為電子工程領(lǐng)域事實(shí)上通用的硬件描述語言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 b. VHDL語句的行為描述能力和程序結(jié)構(gòu)，決定了它具有支持大規(guī)模設(shè)計(jì)的西安工業(yè)大學(xué)北方信息工程學(xué)院畢業(yè)設(shè)計(jì)（論文）分解和已有設(shè)計(jì)的再利用功能。高效、高速完成符合市場需求的必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)的大規(guī)模系統(tǒng)設(shè)計(jì)。VHDL中設(shè)計(jì)實(shí)體的概念、程序包的概念、設(shè)計(jì)庫的概念為設(shè)計(jì)的分解和并行工作提供了有利的支持。 c. VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期，就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對設(shè)計(jì)進(jìn)行仿真模擬，使設(shè)計(jì)者對整個(gè)工程的結(jié)構(gòu)和功能可行性做出判斷。 d. 用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級網(wǎng)表（根據(jù)不同的實(shí)現(xiàn)芯片）。 e. VHDL對設(shè)計(jì)的描述具有相對獨(dú)立性。設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。正因?yàn)閂HDL的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無關(guān)，所以VHDL設(shè)計(jì)程序的硬件實(shí)現(xiàn)目標(biāo)器件有廣闊的懸著范圍。19 f. VHDL具有類屬描述語句和子程序調(diào)用等程序，對于完成的設(shè)計(jì)，在不改變源程序的條件下，只需要改變類屬參數(shù)量或者函數(shù)，就能輕易地改變設(shè)計(jì)的規(guī)模和結(jié)構(gòu)。2.2.2VHDL的設(shè)計(jì)流程 在用VHDL語言來設(shè)計(jì)電路時(shí),主要的過程是這樣的： a. 創(chuàng)建VHDL設(shè)計(jì)工程及使用文本編輯器輸入設(shè)計(jì)源文件； b. 使用編譯工具編譯源文件，VHDL的編譯器有很多，ACTIVE公司，MODELSIM公司，SYNPLICITY公司，SYNOPSYS公司，VERIBEST公司等都有自己的編譯器； c. 目標(biāo)器件的選擇和源程序的編譯及綜合； d. 編輯測試文件及器件引腳的鎖定和適配； e. 系統(tǒng)的功能仿真，對進(jìn)入功能仿真，給測試向量賦值，再設(shè)置波形的觀察格式。作為一個(gè)獨(dú)立的設(shè)計(jì)項(xiàng)目而言，仿真文件的提供足可以證明你設(shè)計(jì)的完整性； f. 連接硬件測試系統(tǒng)，進(jìn)行下載操作，再通過硬件系統(tǒng)進(jìn)行測試； g. 綜合，綜合的目的是在于將設(shè)計(jì)的源文件由語言轉(zhuǎn)換為實(shí)際的電路，這一部分的最終目的是生成門電路級的網(wǎng)表（Netlist）； h. 布局、布線，這一步的目的是生成用于燒寫的編程文件。在這一步，將用到第（h）步生成的網(wǎng)表并根據(jù)CPLD/FPGA廠商的器件容量，結(jié)構(gòu)等進(jìn)行布局、布線。這就好像在設(shè)計(jì)PCB時(shí)的布局布線一樣。先將各個(gè)設(shè)計(jì)中的門根據(jù)網(wǎng)表的內(nèi)容和器件的結(jié)構(gòu)放在器件的特定部位。然后在根據(jù)網(wǎng)表中提供的各門的連接，把各個(gè)門的輸入輸出連接起來； i. 后仿真，這一步主要是為了確定你的設(shè)計(jì)在經(jīng)過布局布線之后，是不是還滿足你的設(shè)計(jì)要求。202.3復(fù)雜可編程邏輯器件 CPLD（Complex Programmable Logic Device）復(fù)雜可編程邏輯器件，是從PAL和GAL器件發(fā)展出來的器件，相對而言規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于大規(guī)模集成電路范圍。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。212.3.1CPLD的研究現(xiàn)狀 當(dāng)今社會是數(shù)字化的社會，是數(shù)字集成電路廣泛應(yīng)用的社會。數(shù)字集成電路本身在不斷地進(jìn)行更新?lián)Q代?？删幊踢壿嬈骷墙鼛啄陙聿虐l(fā)展起來的一種新型集成電路，是當(dāng)前數(shù)字系統(tǒng)設(shè)計(jì)的主要硬件基礎(chǔ)，是硬件編程語言VHDL的物理實(shí)現(xiàn)工具，可編程邏輯器件對數(shù)字系統(tǒng)設(shè)計(jì)自動化起著重要作用，可以說沒有了編程邏輯器件就沒有當(dāng)前的數(shù)字自動化。目前，以這種可編程邏輯器件為原材料，進(jìn)行的EDA設(shè)計(jì)模式已經(jīng)成為當(dāng)前數(shù)字設(shè)計(jì)的主流。 CPLD器件具有高密度、高速率、系列化、標(biāo)準(zhǔn)化、小型化、多功能、低耗能、低成本、設(shè)計(jì)靈活方便、可無限反復(fù)編程，可現(xiàn)場模擬調(diào)試驗(yàn)證等特點(diǎn)，使用CPLD可在較短的時(shí)間內(nèi)完成一個(gè)電子系統(tǒng)的設(shè)計(jì)和制作，縮短了研制周期，達(dá)到快速上市和進(jìn)一步降低成本的要求。222.3.2CPLD的發(fā)展趨勢 可編程邏輯器件正處于高速發(fā)展的階段，下一代可編程邏輯器件硬件上有以下四大發(fā)展趨勢：最先進(jìn)的ASIC生產(chǎn)工藝將被更廣泛的應(yīng)用于以CPLD為代表的可編程邏輯器件；越來越多的高端CPLD產(chǎn)品將包含DSP或CPU等處理器內(nèi)核，從而CPLD將由傳統(tǒng)的硬件設(shè)計(jì)手段逐漸過渡到為系統(tǒng)級設(shè)計(jì)平臺；CPLD將包含功能越來越豐富的硬核，與傳統(tǒng)ASIC進(jìn)一步融合，并通過結(jié)構(gòu)化ASIC技術(shù)加快占領(lǐng)部分ASIC市場；低成本CPLD的密度越來越高，價(jià)格越來越合理，將成為CPLD發(fā)展的中堅(jiān)力量。232.3.3CPLD的研究方法CPLD的設(shè)計(jì)方法采用自頂向下的層次化設(shè)計(jì)方法，即從整個(gè)系統(tǒng)的整體要求出發(fā)，自上向下的逐步將系統(tǒng)設(shè)計(jì)內(nèi)容細(xì)化，即把整個(gè)系統(tǒng)分割為若干功能模塊，最后完成整個(gè)系統(tǒng)的設(shè)計(jì)。具體是借助于EDA軟件用原理圖、布爾表達(dá)式、硬件描述語言等方法生成相應(yīng)的目標(biāo)文件，最后用編程器或下載電纜用目標(biāo)器件實(shí)現(xiàn)。2.3.4CPLD的特點(diǎn) 它具有編程靈活、集成度高、設(shè)計(jì)開發(fā)周期短、適用范圍寬、開發(fā)工具先進(jìn)、設(shè)計(jì)制造成本低、對設(shè)計(jì)者的硬件經(jīng)驗(yàn)要求低、標(biāo)準(zhǔn)產(chǎn)品無需測試、保密性強(qiáng)、價(jià)格大眾化等特點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路設(shè)計(jì)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn)（一般在10000件以下）之中。24幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用CPLD器件，CPLD器件已成為電子產(chǎn)品不可缺少的組成部分，它的設(shè)計(jì)和應(yīng)用成為電子工程師必備的一種技能。2.4MAX+plus概述Max+plusII是Altera公司提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界上最大的可編程邏輯器件的供應(yīng)商之一。Max+plusII界面友好，使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的EDA軟件。25在Max+plusII上可以完成設(shè)計(jì)輸入、元件適配、時(shí)序仿真和功能仿真、編程下載整個(gè)流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。2.4.1Max+plus開發(fā)系統(tǒng)的特點(diǎn) a. 開放的界面 Max+plusII支持與Cadence，Exemplarlogic，Mentor Graphics，Synplicty，Viewlogic和其它公司所提供的EDA工具接口。 b. 與結(jié)構(gòu)無關(guān) Max+plusII系統(tǒng)的核心為Complier支持的Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000和Classic可編程邏輯器件，提供了世界上唯一真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。 c. 完全集成化 Max+plusII的設(shè)計(jì)輸入、處理與較驗(yàn)功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動態(tài)調(diào)試、縮短開發(fā)周期。 d. 豐富的設(shè)計(jì)庫 Max+plusII提供豐富的庫單元供設(shè)計(jì)者調(diào)用，其中包括74系列的全部器件和多種特殊的邏輯功能（Macro-Function）以及新型的參數(shù)化的兆功能。 e. 模塊化工具 設(shè)計(jì)人員可以從各種設(shè)計(jì)輸入、處理和較驗(yàn)選項(xiàng)中進(jìn)行選擇，還可根據(jù)需要添加新功能使設(shè)計(jì)環(huán)境用戶化。由于MaxplusII支持多種器件系列，設(shè)計(jì)者不必學(xué)習(xí)新工具即可支持新結(jié)構(gòu)。 f. 硬件描述語言（VHDL） Max+plusII軟件支持各種HDL設(shè)計(jì)輸入選項(xiàng)，包括VHDL、Verilog HDL和Altera自己的硬件描述語言VHDL。 g. Opencore特征 Max+plusII軟件具有開放核的特點(diǎn)，允許設(shè)計(jì)人員添加自己認(rèn)為有價(jià)值的宏函數(shù)。 h. Megacore功能 兆功能是為復(fù)雜的系統(tǒng)級功能提供的，經(jīng)過校驗(yàn)的HDL網(wǎng)表文件，它能使ACEX 1K、FLEX 10K、FLEX 8000、FLEX 6000、MAX 9000、MAX 7000器件系列提供最優(yōu)化的設(shè)計(jì)。26充分利用這些兆功能會使設(shè)計(jì)任務(wù)大大減輕，設(shè)計(jì)人員可把更多的精力投入到改進(jìn)各種設(shè)計(jì)和最終的產(chǎn)品上。2.4.2MaxplusII軟件版本 MAX+PLUSII軟件按照使用平臺可以分為PC機(jī)版和工作站版，按使用對象可分為商業(yè)版、基本版和學(xué)生版。 a. 商業(yè)版 支持全部輸入方式和版本發(fā)行時(shí)的除APEX系列之外的所有Altera CPLD器件。商業(yè)版運(yùn)行時(shí)需要一個(gè)授權(quán)碼和一個(gè)附加的并口硬件狗。 b. 基本版（BaseLine） 在商業(yè)版上作了一些限制。如不支持VHDL，不能進(jìn)行功能仿真，不支持某些器件等，基本版不需要并口硬件狗，只需要向Altera申請一個(gè)基本版授權(quán)碼即可。 c. 學(xué)生版（E+MAX） 支持商業(yè)版的全部功能，但可使用的邏輯功能模塊受到限制，且只支持幾個(gè)器件。若要安裝學(xué)生版，應(yīng)向Altera公司大學(xué)項(xiàng)目部申請學(xué)生版授權(quán)碼。272.4.3MaxplusII設(shè)計(jì)方法 a. 輸入設(shè)計(jì)項(xiàng)目 邏輯設(shè)計(jì)的輸入方法有圖形輸入，文本輸入，波形輸入以及第三方EAD工具生成的設(shè)計(jì)網(wǎng)表文件輸入等。輸入方法不同，生成的設(shè)計(jì)文件也不同。 b. 編譯設(shè)計(jì)項(xiàng)目 首先，根據(jù)設(shè)計(jì)項(xiàng)目要求設(shè)定編譯參數(shù)和編譯策略。然后，根據(jù)設(shè)定的編譯參數(shù)和編譯策略對設(shè)計(jì)項(xiàng)目進(jìn)行網(wǎng)表提取，邏輯綜合和器件適配，并產(chǎn)生報(bào)告文件，延時(shí)信息文件和器件編程文件，供分析，仿真及編程用。 c. 校驗(yàn)設(shè)計(jì)項(xiàng)目 項(xiàng)目校驗(yàn)方法包括功能仿真、模擬防真和定時(shí)分析。 功能仿真是在不考慮器件延時(shí)的理想情況下仿真設(shè)計(jì)項(xiàng)目的一種項(xiàng)目驗(yàn)證方法，稱為前仿真。通過功能仿真可以用來驗(yàn)證一個(gè)項(xiàng)目的邏輯功能是否正確。模擬仿真（時(shí)序仿真）是在考慮設(shè)計(jì)項(xiàng)目具體適配器件的各種延時(shí)的情況下仿真設(shè)計(jì)項(xiàng)目的一種項(xiàng)目驗(yàn)證方法，稱為后仿真。時(shí)序仿真不僅測試邏輯功能，還測試目標(biāo)器件最差情況下的時(shí)間關(guān)系。28通過時(shí)序仿真，在把項(xiàng)目編程到器件之前全面檢測項(xiàng)目，以確保在各種可能的條件下都有正確的響應(yīng)。 定時(shí)分析用來分析器件引腳以及內(nèi)部節(jié)點(diǎn)間的傳輸路徑延時(shí)、時(shí)序邏輯的性能以及器件內(nèi)部各種寄存器的建立、保持時(shí)間。 d. 程驗(yàn)證設(shè)計(jì)項(xiàng)目 用MAX+PLUSII編程器通過Altera編程硬件或其他工業(yè)標(biāo)準(zhǔn)編程器將經(jīng)過仿真確認(rèn)后的編程目標(biāo)文件輸入所選定的Altera CPLD器件中，然后加入實(shí)際激勵(lì)信號進(jìn)行測試，檢查是否達(dá)到設(shè)計(jì)要求。3 總體方案3 總體方案3.1系統(tǒng)設(shè)計(jì)要求 a. 密碼輸入：每按下一個(gè)數(shù)字鍵，就輸入一個(gè)數(shù)值，并在顯示器上顯示該數(shù)值，同時(shí)將先前輸入的數(shù)據(jù)依次左移一個(gè)數(shù)字位置。 b. 密碼清除：按下“清除”鍵可清除前面所有輸入的值。 c. 密碼更改：按下“更改”鍵可將目前的數(shù)碼設(shè)定成新的密碼。 d. 密碼上鎖：按下“上鎖”鍵可將密碼鎖定。 e. 密碼解鎖：按下“解鎖”鍵首先檢查輸入的密碼是否正確，密碼正確即開鎖。3.2總體框圖考慮到實(shí)現(xiàn)各項(xiàng)數(shù)字密碼鎖功能的具體要求，整個(gè)電子密碼鎖系統(tǒng)的總體組成如圖3.1所示。西安工業(yè)大學(xué)北方信息工程學(xué)院畢業(yè)設(shè)計(jì)（論文）BCD至七段譯碼電路數(shù)值比較電路寄存器清除信號發(fā)生電路按鍵數(shù)值緩沖器開/關(guān)鎖電路彈跳消除電路鍵盤譯碼電路鍵盤時(shí)序產(chǎn)生電路鍵盤掃描電路圖3.1 系統(tǒng)設(shè)計(jì)框圖 a. 密碼鎖輸入電路包括時(shí)序產(chǎn)生電路、鍵盤掃描電路、鍵盤彈跳消除電路、鍵盤譯碼電路等幾個(gè)小的功能電路。 b. 密碼鎖控制電路包括按鍵數(shù)據(jù)的緩沖存儲電路，密碼的清除、變更、存儲、激活電鎖（寄存器消除信號發(fā)生電路），密碼核對（數(shù)值比較電路），解鎖電路（開/關(guān)門鎖電路）等幾個(gè)小的功能電路。 c. 七段數(shù)碼管顯示電路主要將待顯示數(shù)據(jù)的BCD碼轉(zhuǎn)換成數(shù)碼器的七段顯示驅(qū)動編碼。西安工業(yè)大學(xué)北方信息工程學(xué)院畢業(yè)設(shè)計(jì)（論文）4 模塊電路設(shè)計(jì)4 模塊電路設(shè)計(jì)4 模塊電路設(shè)計(jì)4.1密碼鎖輸入模塊的設(shè)計(jì)密碼鎖輸入模塊由時(shí)序產(chǎn)生電路、鍵盤掃描電路、鍵盤譯碼電路、彈跳消除電路組成，加上一個(gè)外接的3*4鍵盤組成，如圖4.1所示。#9630582*741清抖電路鍵盤譯碼按鍵存儲鍵盤掃描 圖4.1 密碼鎖輸入模塊電路4.1.1矩陣式鍵盤工作原理 矩陣式鍵盤是一種常見的輸入裝置，在日常的生活中，矩陣式鍵盤在計(jì)算機(jī)、電話、手機(jī)、微波爐等各種電子產(chǎn)品中被廣泛應(yīng)用。其基本原理就是將水平鍵盤掃描線和垂直輸出譯碼線的交叉處通過一個(gè)按鍵來連通，再通過一個(gè)鍵盤輸入譯碼電路，將各種鍵盤掃描線和垂直輸出譯碼線信號的不同組合編碼轉(zhuǎn)化成一個(gè)特定的輸入信號值或輸入信號編碼。如圖4.2所示為一34矩陣式鍵盤。矩陣式鍵盤以行、列形式排列，圖中為4行3列，鍵盤上的每一個(gè)按鍵盤其實(shí)是一個(gè)開關(guān)電路，當(dāng)某鍵被按下時(shí)，該按鍵所對應(yīng)的位置就呈現(xiàn)邏輯0的狀態(tài)，反之，未被按下時(shí)則呈現(xiàn)邏輯1的狀態(tài)。按鍵輸入方式為掃描法，即掃描行號由行線KY3-KY0輸入鍵盤，變化的順序依次為1110、1101、1011、0111、1110掃描信號每一次掃描一行，依次周而復(fù)始。例如現(xiàn)在的掃描信號為1011，依次目前正在掃描7、8、9這一行的按鍵，如果這行當(dāng)中沒有按鍵被按下的話，則由KX2-KX0讀出的值為111，反之當(dāng)8這個(gè)按鍵被按下的話，則由KX2-KX0讀出的值為101。29 30按鍵位置與數(shù)碼關(guān)系如表4.3所示。西安工業(yè)大學(xué)北方信息工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 經(jīng)上拉電阻到VCC KEY2 #93602*78451 KEY1 KEY0 KY3(00)1110 KY2(01)1101 KY1(10)1011 KY0(11)0111 圖4.2 3*4矩陣鍵盤的面板設(shè)置表4.3 按鍵位置與數(shù)碼關(guān)系KY3-KY0KX2-KX0按鍵號111011101110110111011101101110111011011101110111011101110011101110011101110011101110123456789*0# 若從KX2-KX0讀出的值皆為1，代表該列沒有鍵按下，則不進(jìn)行按鍵譯碼的動作；反之，如果有鍵按下，則應(yīng)將KX2-KX0讀出的值送至譯碼電路進(jìn)行編碼。4.1.2時(shí)序產(chǎn)生電路時(shí)序產(chǎn)生電路中使用三種不同頻率的工作脈沖波形，即系統(tǒng)時(shí)鐘脈沖、彈跳消除取樣信號和鍵盤掃描信號。本設(shè)計(jì)選用信號Q建立一個(gè)9位自由計(jì)數(shù)器，對輸入主時(shí)鐘進(jìn)行降頻處理。4.1.3鍵盤掃描電路 鍵盤掃描電路的作用是提供鍵盤掃描信號，掃描信號變化次序?yàn)?110、1101、1011、0111(“0”表示按下），當(dāng)鍵盤掃描信號為1110時(shí)，按鍵位置為011時(shí)，表示“1”鍵按下，按鍵位置為101時(shí)，表示“2”鍵按下，按鍵信號為110時(shí)，表示“3”鍵按下；當(dāng)鍵盤掃描信號為1101時(shí)，按鍵位置為011時(shí)，表示“4”鍵按下，按鍵位置為101時(shí)，表示“5”鍵按下，按鍵位置為110時(shí)，表示“6”鍵按下；當(dāng)鍵盤掃描信號為1011時(shí)，按鍵位置為011時(shí)，表示“7”鍵按下，按鍵位置為101時(shí)，表示“8”鍵按下，按鍵位置為110時(shí)，表示“9”鍵按下；當(dāng)鍵盤掃描信號為0111時(shí)，按鍵位置為011時(shí)，表示“*”鍵按下，按鍵位置為101時(shí)，表示“0”鍵按下，按鍵位置為110時(shí)，表示“#”鍵按下。4.1.4鍵盤譯碼電路 a. 按鍵存儲電路 每次掃描會產(chǎn)生新的按鍵數(shù)據(jù)，可能會覆蓋前面的數(shù)據(jù)，所以需要一個(gè)按鍵存儲電路，將整個(gè)鍵盤掃描完畢的結(jié)果記錄下來。本設(shè)計(jì)采用串行串出移位寄存器來實(shí)現(xiàn)，在數(shù)字電路中串入串出移位寄存器是指具有一個(gè)數(shù)據(jù)輸入端口、一個(gè)同步時(shí)鐘輸入端口和一個(gè)數(shù)據(jù)輸出端口的移位寄存器。31 b. 鍵盤譯碼電路 鍵盤中的按鍵分別為數(shù)字按鍵和功能按