BBU時鐘同步方案.doc

1.1 目前BBU采用的時鐘同步方案在NodeB 的BBU時鐘同步方案應(yīng)用中，目前產(chǎn)品中采用方案如下：圖 1目前BBU時鐘同步方案關(guān)鍵需求：1. 頻率同步要求：0.05ppm2. 相位同步要求：1.5us基本原理：通過使用GPS等穩(wěn)定特性好的時鐘源來校準(zhǔn)精度較高的本地時鐘，可以將GPS的長期穩(wěn)定特性與本地時鐘晶振的短期穩(wěn)定特性很好的結(jié)合起來，為整個系統(tǒng)提供可靠的系統(tǒng)時間和工作時鐘，保證系統(tǒng)的頻率同步和相位同步要求。組成：頻率合成：本方案中頻率合成指的是將OCXO輸出的10MHZ的時鐘進(jìn)行變頻，轉(zhuǎn)換成系統(tǒng)時鐘（目前系統(tǒng)時鐘頻率為20.48MHZ），這部分功能是采用專用的數(shù)字頻率合成芯片DDS（AD9851）來完成的；方案中共用到了兩路DDS，其中的一路頻率合成電路（DDS1）的輸出（20.48MHz）作為同步算法的高頻參考時鐘輸入到FPGA，在FPGA內(nèi)部經(jīng)過DCM模塊變成高頻時鐘（200MHz左右）；另一路頻率合成電路（DDS2）的輸出（20.48MHz）經(jīng)過驅(qū)動電路后輸出到背板提供給各個單板使用，由于輸出到背板的時鐘需要實時跟蹤主用板輸出時鐘的相位，所以會實時調(diào)節(jié)這一路AD9851（DDS2）輸出信號的相位。而另一路AD9851（DDS1）的輸出相位不作任何調(diào)整，這樣就保證了同步算法的正確性。OCXO的頻率調(diào)整電路：OCXO的輸出頻率會受環(huán)境溫度、負(fù)載、電源的影響，而且OCXO自身也會老化。為了保證OCXO輸出時鐘的精度需要根據(jù)實際情況調(diào)整OCXO的輸出頻率。OCXO有時鐘頻率調(diào)整端，此管腳的電壓值將直接控制OCXO的輸出頻率。 DA變換在本板中的作用是產(chǎn)生OCXO的頻率控制電壓，CPU經(jīng)過時鐘算法處理后推算出OCXO的頻率與GPS的時鐘相比的誤差，結(jié)合OCXO的頻率調(diào)整范圍以及預(yù)計調(diào)整的頻率值，推算出應(yīng)該設(shè)定的頻率控制電壓；知道了OCXO的頻率控制電壓后，再結(jié)合DA轉(zhuǎn)換器的工作范圍，就可以推算出DA轉(zhuǎn)換器要設(shè)定的數(shù)字量。FPGA： DDS2輸出的20.48MHZ時鐘信號通過分頻產(chǎn)生PP2S信號。記錄1pps間的204.8Mhz時鐘頻率誤差以及1pps和PP2S的相位差提供給CPU完成時鐘同步算法。配置DA、DDS。CPU：完成時鐘同步算法。時鐘同步模塊類似鎖相環(huán)，同步算法相當(dāng)于鑒相器（部分）和低通濾波器。同步算法根據(jù)時鐘參考源鎖定狀態(tài)下提供的1PPS信號來調(diào)整本板時鐘（通常為壓控恒溫晶振OCXO），使得本板輸出的PP2S信號的頻率滿足要求，且相位與1PPS相位嚴(yán)格對齊。GPS接收機(jī)：提供基站系統(tǒng)同步所需的時間；提供1pps作為時鐘同步的常穩(wěn)參考源。方案優(yōu)點：設(shè)計思路簡單，通過CPU和FPGA共同來完成時鐘同步算法，不僅實現(xiàn)了對頻率的校準(zhǔn)同時保證相位同步，時鐘同步算法自主開發(fā)，可維護(hù)性強(qiáng)。方案缺點：受OCXO的頻率調(diào)整范圍限制。由于需要對OCXO進(jìn)行頻率調(diào)整，一旦OCXO的頻率調(diào)整范圍超出了時鐘同步算法設(shè)定的頻率調(diào)整范圍，將無法進(jìn)行頻率校準(zhǔn)，必須更換OCXO。設(shè)計難點：時鐘同步算法是本方案的設(shè)計難點，特別是失鎖后的保持算法。1.2 基于AD9548的時鐘同步方案基于AD9548的時鐘同步方案框圖如下：圖 2基于AD9548的時鐘同步方案關(guān)鍵需求：1. 頻率同步要求：0.05ppm2. 相位同步要求：1.5us基本原理：GPS等穩(wěn)定特性好的時鐘源作為數(shù)字鎖相環(huán)的參考源，數(shù)字鎖相環(huán)來產(chǎn)生校準(zhǔn)后的高精度的系統(tǒng)時鐘，通過系統(tǒng)時鐘分頻產(chǎn)生與1PPS同步的PP2S，從而保證系統(tǒng)的頻率同步和相位同步要求。組成：AD9548內(nèi)部的DPLL完成對同步參考的鎖定并輸出20.48MHz的系統(tǒng)時鐘，系統(tǒng)同步信號PP2S由CPLD來產(chǎn)生。該方案中CPU僅對AD9548的配置，不需要完成時鐘同步的算法，節(jié)省了CPU的資源開銷。另外FPGA關(guān)于時鐘算法部分的功能也可以省略，由AD9548來實現(xiàn)，這樣方案中也去掉了FPGA。同時也不需要DDS電路、DA電路。數(shù)字鎖相環(huán)：ADI公司新推出的一款數(shù)字時鐘鎖相環(huán)芯片AD9548，該器件能夠產(chǎn)生與外部輸入?yún)⒖纪降臅r鐘。特點如下：1. 支持多個外部輸入?yún)⒖荚矗軌驅(qū)崿F(xiàn)多個參考源的無縫切換。該特性有利于現(xiàn)在BBU產(chǎn)品中支持多種時鐘參考源（GPS、北斗、1588）間的無縫切換要求的實現(xiàn)。2. 輸入?yún)⒖荚吹念l率范圍為1Hz到750MHz。該特性滿足我們應(yīng)用中輸入?yún)⒖荚礊?PPS的要求。3. 輸出時鐘頻率范圍為0到450MHz。4. 支持多路時鐘輸出，可以是LVDS/LVPECL或單端CMOS。5. 對參考時鐘的頻率精度要求低。該特性可以降低對OCXO的頻率精度的要求，有利于降低成本。6. 支持輸入?yún)⒖荚词фi后進(jìn)入保持模式，保證輸出時鐘不丟失。7. 集成度高，該芯片內(nèi)部集成了時鐘倍頻器，參考監(jiān)測和選擇電路，DPLL，DAC，時鐘分配電路及配置電路等。其外圍電路比較簡單。這大大減少了成本并縮小了板卡體積。圖 3 AD9548的功能框圖方案優(yōu)點：集成度高，可以減少DDS、DA等相關(guān)電路，降低系統(tǒng)器件成本，減少板卡體積。由于OCXO僅是AD9548的參考時鐘，不需要進(jìn)行頻率調(diào)節(jié)，因此不受OCXO頻率調(diào)整范圍的影響，降低了對OCXO的要求。方案缺點：由于AD9548剛推出不久，測試中仍能發(fā)現(xiàn)一些bug，AD9548仍在改進(jìn)中。一旦AD9548出現(xiàn)某些無法規(guī)避的問題，只能等待廠商解決，可維護(hù)性差。設(shè)計難點：1. 配置DPLL（AD9548）合適參數(shù)保證其穩(wěn)定工作。