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廣東海洋大學(xué)寸金學(xué)院（課程設(shè)計(jì)論文） 廣東海洋大學(xué)寸金學(xué)院EDA技術(shù)（課程設(shè)計(jì)論文） 論文題目： 電子密碼鎖 系 別： 信息技術(shù)系 專 業(yè)： 電子信息工程 班 級(jí)： 2012級(jí)電子信息工程1班 姓 名： 彭岸輝 學(xué) 號(hào)： 2012103180118 指導(dǎo)老師： 黃小容 日 期： 2015年6月20日 廣東海洋大學(xué)寸金學(xué)院教務(wù)處制摘 要設(shè)計(jì)一個(gè)電子密碼鎖，在鎖開的狀態(tài)下輸入密碼，設(shè)置的密碼共4位，用數(shù)據(jù)開關(guān)K1K10分別代表數(shù)字1、2、9、0，輸入的密碼用數(shù)碼管顯示，最后輸入的密碼顯示在最右邊的數(shù)碼管上，即每輸入一位數(shù)，密碼在數(shù)碼管上的顯示左移一位?？蓜h除輸入的數(shù)字，刪除的是最后輸入的數(shù)字，每刪除一位，密碼在數(shù)碼管的顯示右移一位，并在左邊空出的位上補(bǔ)充“0”。用一位輸出電平的狀態(tài)代表鎖的開閉狀態(tài)。為保證密碼鎖主人能打開密碼鎖，設(shè)置一個(gè)萬能密碼，在主人忘記密碼時(shí)使用。關(guān)鍵詞: 數(shù)碼管；萬能密碼AbstractDesign an electronic trick lock, the lock open state of input password, set the password, a total of four, with data switch K1 k10/19 dated respectively represent Numbers 1, 2,. , 9, 0, enter the password using digital tube display, and finally enter the password shown on the right side of the digital tube, namely each input digits, the password on the digital tube display the left one. Can erase the number of input, delete is the last input number, every delete a password in the digital tube display one moves to the right, and on the left vacant seat 0. With a representative of the state of the output level lock state of opening and closing. In order to ensure the combination lock host can open a combination lock, set a master password, used in master forgot password.Key words: digital tube; master password目 錄1 引言11.1 VHDL簡介11.2 Quartus II11.3 課程設(shè)計(jì)背景21.4 課程設(shè)計(jì)目的22 電子密碼鎖設(shè)計(jì)思想22.1 系統(tǒng)設(shè)計(jì)方案22.2 密碼輸入電路設(shè)計(jì)32.2.1密碼鎖輸入電路各主要功能模塊的設(shè)計(jì)32.3 密碼鎖控制電路設(shè)計(jì)32.3.1數(shù)字按鍵輸入響應(yīng)控制32.3.2功能按鍵輸入響應(yīng)控制43 系統(tǒng)仿真43.1 模塊仿真44 結(jié)論55 心得體會(huì)6廣東海洋大學(xué)寸金學(xué)院（課程設(shè)計(jì)論文） 第 20 頁 共 15 頁1 引言1.1 VHDL簡介 VHDL語言是一種用于電路設(shè)計(jì)的高級(jí)語言。它在80年代的后期出現(xiàn)。最初是由美國國防部開發(fā)出來供美軍用來提高設(shè)計(jì)的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計(jì)語言 。VHDL翻譯成中文就是超高速集成電路硬件描述語言，主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。它在中國的應(yīng)用多數(shù)是用在FPGA/CPLD/EPLD的設(shè)計(jì)中。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來設(shè)計(jì)ASIC。 VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式、描述風(fēng)格以及語法是十分類似于一般的計(jì)算機(jī)高級(jí)語言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體(可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng))分成外部(或稱可視部分,及端口)和內(nèi)部(或稱不可視部分)，既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。1.2 Quartus II Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對(duì)第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方EDA工具。此外，Quartus II 通過和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。Maxplus II 作為Altera的上一代PLD設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。目前Altera已經(jīng)停止了對(duì)Maxplus II 的更新支持，Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。Altera在Quartus II 中包含了許多諸如SignalTap II、Chip Editor和RTL Viewer的設(shè)計(jì)輔助工具，集成了SOPC和HardCopy設(shè)計(jì)流程，并且繼承了Maxplus II 友好的圖形界面及簡便的使用方法。Altera Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境, 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。1.3 課程設(shè)計(jì)背景利用EDA技術(shù)和VHDL語言，設(shè)計(jì)了一種新型的電子密碼鎖。它體積小、功耗低、價(jià)格便宜、安全可靠，維護(hù)和升級(jí)十分方便，具有較好的應(yīng)用前景。隨著社會(huì)物質(zhì)財(cái)富的日益增長，安全防盜已成為全社會(huì)問題。人們對(duì)鎖的要求越來越高，既要安全可靠地防盜，又要使用方便。彈子鎖由于結(jié)構(gòu)上的局限已難以滿足當(dāng)前社會(huì)管理和防盜要求，特別是在人員經(jīng)常變動(dòng)的公共場所，如辦公室、賓館等地方。電子密碼鎖由于其自身的優(yōu)勢，越來越受到人們的青睞，但是目前使用的電子密碼鎖大部分是基于單片機(jī)用分離元件實(shí)現(xiàn)的，其成本較高且可靠性得不到保證。1.4 課程設(shè)計(jì)目的 掌握電子密碼鎖的設(shè)計(jì)原理，并能運(yùn)用VHDL編程語言寫出實(shí)驗(yàn)程序，進(jìn)一步對(duì)所學(xué)的知識(shí)鞏固應(yīng)用；熟悉Quartus II軟件的使用與運(yùn)行環(huán)境；鍛煉自己獲取信息能力，能獨(dú)立解決問題和思考。2 電子密碼鎖設(shè)計(jì)思想2.1 系統(tǒng)設(shè)計(jì)方案 作為通用電子密碼鎖，主要由三個(gè)部分組成：數(shù)字密碼輸入電路、密碼鎖控制電路和密碼鎖顯示電路。作為電子密碼鎖的輸入電路，可供選擇的方案有數(shù)字機(jī)械式鍵盤和觸摸式數(shù)字鍵盤等多種。 根據(jù)以上選定的輸入設(shè)備和顯示器件，并考慮到實(shí)現(xiàn)各項(xiàng)數(shù)字密碼鎖功能的具體要求，整個(gè)電子密碼鎖系統(tǒng)的總體組成框圖如圖2.1所示。從圖可以看出： -密碼鎖輸入電路包括時(shí)序產(chǎn)生電路、鍵盤電路等幾個(gè)小的功能電路。 -密碼鎖控制電路包括按鍵數(shù)據(jù)的緩沖存儲(chǔ)電路，密碼的清除、變更、存儲(chǔ)、激活電鎖電路(寄存器清除信號(hào)發(fā)生電路)，密碼核對(duì)(數(shù)值比較電路)，解鎖電路(開/關(guān)門鎖電路)等幾個(gè)小的功能電路。-七段數(shù)碼管顯示電路將待顯示數(shù)據(jù)的BCD碼轉(zhuǎn)換成數(shù)碼器的七段顯示驅(qū)動(dòng)編碼。2.2 密碼輸入電路設(shè)計(jì) 電子密碼鎖的鍵盤電路、按鍵數(shù)據(jù)緩存器，鍵盤電路利用實(shí)驗(yàn)箱的系統(tǒng)鍵盤，它省去了矩陣鍵盤的掃描、消抖的繁瑣，使代碼更具備簡潔性。 2.2.1密碼鎖輸入電路各主要功能模塊的設(shè)計(jì)（1） 時(shí)序產(chǎn)生電路 本時(shí)序產(chǎn)生電路中使用了三種不同頻率的工作脈沖波形：系統(tǒng)時(shí)鐘脈沖，它是系統(tǒng)內(nèi)部所有時(shí)鐘脈沖的源頭，且其頻率最高。 （2）按鍵存儲(chǔ)電路 因?yàn)槊看伟存I按下會(huì)產(chǎn)生新的按鍵數(shù)據(jù)，可能會(huì)覆蓋前面的數(shù)據(jù)，所以需要一個(gè)按鍵存儲(chǔ)電路，將每次按鍵按下產(chǎn)生的按鍵數(shù)據(jù)的結(jié)果記錄下來。按鍵存儲(chǔ)電路可以使用移位寄存器構(gòu)成。2.3 密碼鎖控制電路設(shè)計(jì)密碼鎖的控制電路是整個(gè)電路的控制中心，主要完成對(duì)數(shù)字按鍵輸入和功能按鍵輸入的響應(yīng)控制。2.3.1數(shù)字按鍵輸入響應(yīng)控制 (1) 如果按下數(shù)字鍵，第一個(gè)數(shù)字會(huì)從顯示器的最右端開始顯示，此后每新按一個(gè)數(shù)字時(shí)，顯示器上的數(shù)字必須左移一格，以便將新的數(shù)字顯示出來。 (2) 假如要更改輸入的數(shù)字，可以按倒退按鍵來清除前一個(gè)輸入的數(shù)字，或者按清除鍵清除所有輸入的數(shù)字，再重新輸入四位數(shù)。 (3) 由于這里設(shè)計(jì)的是一個(gè)四位的電子密碼鎖，所以當(dāng)輸入的數(shù)字鍵超過四個(gè)時(shí)，電路不予理會(huì)，而且不再顯示第四個(gè)以后的數(shù)字。2.3.2功能按鍵輸入響應(yīng)控制 清除鍵：清除所有的輸入數(shù)字，即做歸零動(dòng)作。激活電鎖鍵：按下此鍵時(shí)可將密碼鎖的門上鎖。(上鎖前必須預(yù)先設(shè)定一個(gè)四位的數(shù)字密碼。) 解除電鎖鍵：按下此鍵會(huì)檢查輸入的密碼是否正確，若密碼正確無誤則開門。圖2.7 電子密碼鎖的三種模式及關(guān)系 3 系統(tǒng)仿真3.1 模塊仿真 在進(jìn)行編程的過程中，對(duì)每一模塊都要進(jìn)行波形仿真。鍵盤模塊、控制模塊、動(dòng)態(tài)顯示模塊的波形仿真圖分別如圖1、圖2、圖3所示。圖1 編碼器仿真波形圖2 控制電路仿真波形圖3 動(dòng)態(tài)現(xiàn)實(shí)仿真波形4 結(jié)論 在圖1中可知，輸入“001”、“002”、“004”、“008”、“010”、“020”、“040”、“080”、“080”、“100”、“200”分別表示選擇開關(guān)k1、k2、.k9、k10,輸出數(shù)據(jù)1，2，39,0,從波形中我們可以看出這是符合。圖2所示，輸入密碼“6520”后按Close，Lock=“1”表示關(guān)鎖，再次輸入“6520”按Check，密碼鎖打開Lock=“0”。圖3中，C-display計(jì)數(shù)到“0”、“1”、“2”、“3”時(shí)，SELOUT分別為“1110”、“1101”、“1011”、“0111”，表示片選第0、1、2、3個(gè)數(shù)碼顯示管，符合設(shè)計(jì)要求。5 心得體會(huì) 通過兩星期的緊張工作，最后完成了我的設(shè)計(jì)任務(wù)基于VHDL語言的智能密碼鎖設(shè)計(jì)。通過本次課程設(shè)計(jì)的學(xué)習(xí)，我深深的體會(huì)到設(shè)計(jì)課的重要性和目的性所在。本次設(shè)計(jì)課不僅僅培養(yǎng)了我們實(shí)際操作能力，也培養(yǎng)了我們靈活運(yùn)用課本知識(shí)，理論聯(lián)系實(shí)際，獨(dú)立自主的進(jìn)行設(shè)計(jì)的能力。它不僅僅是一個(gè)學(xué)習(xí)新知識(shí)新方法的好機(jī)會(huì)，同時(shí)也是對(duì)我所學(xué)知識(shí)的一次綜合的檢驗(yàn)和復(fù)習(xí)，使我明白了自己的缺陷所在，從而查漏補(bǔ)缺。希望學(xué)校以后多安排一些類似的實(shí)踐環(huán)節(jié)，讓同學(xué)們學(xué)以致用。在設(shè)計(jì)中要求我要有耐心和毅力，還要細(xì)心，稍有不慎，一個(gè)小小的錯(cuò)誤就會(huì)導(dǎo)致結(jié)果的不正確，而對(duì)錯(cuò)誤的檢查要求我要有足夠的耐心，通過這次設(shè)計(jì)和設(shè)計(jì)中遇到的問題，也積累了一定的經(jīng)驗(yàn)，對(duì)以后從事集成電路設(shè)計(jì)工作會(huì)有一定的幫助。在應(yīng)用VHDL的過程中讓我真正領(lǐng)會(huì)到了其并行運(yùn)行與其他軟件（C語言）順序執(zhí)行的差別及其在電路設(shè)計(jì)上的優(yōu)越性。用VHDL硬件描述語言的形式來進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)方便靈活，利用EDA軟件進(jìn)行編譯優(yōu)化仿真極大地減少了電路設(shè)計(jì)時(shí)間和可能發(fā)生的錯(cuò)誤，降低了開發(fā)成本，這種設(shè)計(jì)方法必將在未來的數(shù)字系統(tǒng)設(shè)計(jì)中發(fā)揮越來越重要的作用。謝 辭 經(jīng)過近半個(gè)月的忙碌和學(xué)習(xí)，本次課程設(shè)計(jì)已經(jīng)順利完成。由于經(jīng)驗(yàn)的匱乏，難免有許多考慮不周全的地方，如果沒有黃老師的督促指導(dǎo)，以及同小組成員的支持，想要完成此次設(shè)計(jì)是難以想象的。 本文是在黃老師的悉心指導(dǎo)下完成的。承蒙黃老師的親切關(guān)懷和精心指導(dǎo)，雖然有繁忙的工作，但仍抽出時(shí)間給予我學(xué)術(shù)上的指導(dǎo)和幫助，特別是給我提供了許多參考資料，使我從中受益非淺。黃老師對(duì)學(xué)生認(rèn)真負(fù)責(zé)的態(tài)度、嚴(yán)謹(jǐn)?shù)目茖W(xué)研究方法、敏銳的學(xué)術(shù)洞察力、勤勉的工作作風(fēng)以及勇于創(chuàng)新、勇于開拓的精神是我永遠(yuǎn)學(xué)習(xí)的榜樣。在此，謹(jǐn)向黃老師致以深深的敬意和由衷的感謝！ 其次，還要感謝所有指導(dǎo)過,教育過我的老師們，正是你們不倦的教誨,使我打下了扎實(shí)的專業(yè)基礎(chǔ)；同時(shí)還要感謝所有的同學(xué)們，正是因?yàn)橛辛四銈兊闹С趾凸膭?lì)，此次設(shè)計(jì)才會(huì)順利完成。 最后，我僅用一句話來表達(dá)我無法言語的心情：感謝你們！參考文獻(xiàn)l 張亦華，數(shù)字電路EDA入門：VHDL程序?qū)嵗?，北京：北京郵電大學(xué)出版社，2003.032 潘松、王國棟，VHDL實(shí)用教程,成都：電子科技大學(xué)出版社，2005.103 劉鈺、張有志，一種VHDL語言設(shè)計(jì)的數(shù)字密碼鎖，山東：信息技術(shù)與信息化出版社，2004.44 沈明山，EDA技術(shù)及可編程器件應(yīng)用實(shí)訓(xùn)，北京：科學(xué)出版社，2008.55 萬隆、巴奉麗，EDA技術(shù)及應(yīng)用，北京：清華大學(xué)出版社，2011.10附 錄密碼鎖輸入電路的VHDL源程序：-KEYBOARD.VHDLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; ENTITY KEYBOARD ISPORT (CLK_1K: IN STD_LOGIC ; -系統(tǒng)原始時(shí)鐘脈沖(1 kHz) KEY_IN: IN STD_LOGIC_VECTOR (2 DOWNTO 0); -按鍵輸入 CLK_SCAN: OUT STD_LOGIC_VECTOR (3 DOWNTO 0) ; - 仿真時(shí)用 DATA_N: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ; -數(shù)字輸出DATA_F: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ; -功能輸出 FLAG_N: OUT STD_LOGIC ; -數(shù)字輸出標(biāo)志 FLAG_F: OUT STD_LOGIC ; -功能輸出標(biāo)志 CLK_CTR: OUT STD_LOGIC; -控制電路工作時(shí)鐘信號(hào) CLK_DEBOUNCE: OUT STD_LOGIC -仿真時(shí)用 ); END ENTITY KEYBOARD ; ARCHITECTURE ART OF KEYBOARD IS COMPONENT DEBOUNCING ISPORT(D_IN: IN STD_LOGIC ; CLK: IN STD_LOGIC ; D_OUT: OUT STD_LOGIC ) ; END COMPONENT DEBOUNCING; SIGNAL CLK: STD_LOGIC ; -電路工作時(shí)鐘脈沖 SIGNAL C_KEYBOARD: STD_LOGIC_VECTOR(1 DOWNTO 0); SIGNAL C_DEBOUNCE: STD_LOGIC ; -時(shí)鐘信號(hào)SIGNAL C: STD_LOGIC_VECTOR(2 DOWNTO 0) ; SIGNAL N , F: STD_LOGIC_VECTOR(3 DOWNTO 0) ; -數(shù)字、功能按鍵譯碼值的寄存器SIGNAL FN , FF: STD_LOGIC ; -數(shù)字、功能按鍵標(biāo)志值數(shù)字、功能按鍵SIGNAL SEL: STD_LOGIC_VECTOR (3 DOWNTO 0) ; BEGIN- 內(nèi)部連接DATA_N = N ; DATA_F = F ; FLAG_N = FN ; FLAG_F = FF ; CLK_CTR = CLK ; -掃描信號(hào)發(fā)生器 COUNTER : BLOCK ISSIGNAL Q: STD_LOGIC_VECTOR(5 DOWNTO 0); SIGNAL SEL: STD_LOGIC_VECTOR (3 DOWNTO 0); -1110-1101-1011-0111 BEGINPROCESS (CLK_1K) IS BEGIN IF CLK_1KEVENT AND CLK_1K =1 THEN Q = Q+1; END IF; C_DEBOUNCE = Q(2) ; -時(shí)鐘信號(hào), 大約125 Hz C_KEYBOARD = Q(6 DOWNTO 5) ; -C_DEBOUNCE = Q(1) ; -仿真時(shí)用 -C_KEYBOARD = Q(5 DOWNTO 4) ; -仿真時(shí)用 CLK = Q(0) ; END PROCESS; CLK_DEBOUNCE=C_DEBOUNCE; SEL = 1110 WHEN C_KEYBOARD=0 ELSE1101 WHEN C_KEYBOARD=1 ELSE1011 WHEN C_KEYBOARD=2 ELSE0111 WHEN C_KEYBOARD=3 ELSE1111; CLK_SCAN KEY_IN(0) , D_OUT = C(0), CLK = C_DEBOUNCE); U2: DEBOUNCING PORT MAP (D_IN = KEY_IN(1) , D_OUT = C(1), CLK = C_DEBOUNCE); U3: DEBOUNCING PORT MAP (D_IN = KEY_IN(2) , D_OUT = C(2), CLK = C_DEBOUNCE ); END BLOCK DEBOUNCING ; KEY_DECODER : BLOCK SIGNAL Z : STD_LOGIC_VECTOR(4 DOWNTO 0) ; -按鍵位置BEGINPROCESS(CLK) BEGIN Z N N N N N N N N N N N F F F = 1000 ; END CASE ; END IF ; END PROCESS ; FN = NOT ( N(3) AND N(2) AND N(1) AND N(0) ) ; FF = F(2) OR F(0) ; END BLOCK KEY_DECODER ; END ARCHITECTURE ART;密碼鎖控制電路的VHDL源程序：-CTRL.VHDLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CTRL ISPORT (DATA_N: IN STD_LOGIC_VECTOR(3 DOWNTO 0); DATA_F: IN STD_LOGIC_VECTOR(3 DOWNTO 0); FLAG_N: IN STD_LOGIC; FLAG_F: IN STD_LOGIC; CLK: IN STD_LOGIC; ENLOCK: OUT STD_LOGIC; -1: LOCK, 0: UNLOCK DATA_BCD: OUT STD_LOGIC_VECTOR (15 DOWNTO 0); END ENTITY CTRL ; ARCHITECTURE ART OF CTRL IS SIGNAL ACC, REG: STD_LOGIC_VECTOR (15 DOWNTO 0); -ACC用于暫存鍵盤輸入的信息，REG用于存儲(chǔ)輸入的密碼 SIGNAL NC: STD_LOGIC_VECTOR (2 DOWNTO 0); SIGNAL RR2, CLR, BB, QA, QB: STD_LOGIC; SIGNAL R1, R0: STD_LOGIC; BEGIN -寄存器清零信號(hào)的產(chǎn)生進(jìn)程PROCESS(CLK) BEGIN IF CLKEVENT AND CLK=1 THEN R1=R0; R0=FLAG_F; END IF; RR2=R1 AND NOT R0; CLR=RR2; END PROCESS; -按鍵輸入數(shù)