eda實(shí)習(xí)報(bào)告范文.doc

eda實(shí)習(xí)報(bào)告范文 篇一：EDA實(shí)習(xí)報(bào)告 貴州師范大學(xué)學(xué)生 實(shí)習(xí)報(bào)告 科目：EDA實(shí)習(xí) 專業(yè):電氣工程及其自動(dòng)化 班級(jí):10電氣 姓名:李啟應(yīng) 學(xué)號(hào):101401010202 實(shí)驗(yàn)項(xiàng)目名稱：數(shù)字電子鐘的設(shè)計(jì) 實(shí)驗(yàn)項(xiàng)目性質(zhì)：普通試驗(yàn) 所屬課程名稱：VHDL程序設(shè)計(jì) 一、實(shí)驗(yàn)?zāi)康?1學(xué)習(xí)VHDL語(yǔ)言的一些基本特點(diǎn)。 2掌握VHDL程序的基本結(jié)構(gòu)。 3掌握VHDL程序設(shè)計(jì)方法。 4要能夠用vhdl語(yǔ)言讀懂并編寫(xiě)eda程序，對(duì)eda設(shè)計(jì)的總體框架能有較好的把握，掌握各模塊的調(diào)用方式。 二、實(shí)驗(yàn)內(nèi)容和要求 設(shè)計(jì)一個(gè)數(shù)字時(shí)鐘，顯示時(shí)(2位)，分(2位)，秒(2位)，具體要求是：具有時(shí)分秒計(jì)數(shù)顯示功能，以24小時(shí)循環(huán)計(jì)時(shí);數(shù)碼管動(dòng)態(tài)顯示時(shí)，分，秒;具有清零功能。 在軟件工具平臺(tái)上，進(jìn)行VHDL語(yǔ)言的各模塊編程輸入、編譯實(shí)現(xiàn)和仿真驗(yàn)證。 三、實(shí)驗(yàn)主要儀器設(shè)備和材料 計(jì)算機(jī),開(kāi)發(fā)環(huán)境MAX-PLUSII,ZY11EDA實(shí)驗(yàn)系統(tǒng)，VHDL語(yǔ)言。 四、實(shí)驗(yàn)方法、步驟及結(jié)果測(cè)試 1、設(shè)計(jì)思路： 數(shù)字鐘的主體是計(jì)數(shù)器，它記錄并顯示接收到的秒脈沖個(gè)數(shù)，其中秒和分位60進(jìn)制計(jì)數(shù)器，小時(shí)為24進(jìn)制計(jì)數(shù)器，分別產(chǎn)生3位BCD碼。BCD碼經(jīng)譯碼，驅(qū)動(dòng)后接數(shù)碼顯示電路。 根據(jù)實(shí)驗(yàn)要求，將設(shè)計(jì)分為5個(gè)主要部分，時(shí)功能模塊、分功能模塊、秒功能模塊、掃描儀功能模塊和7段LED功能模塊。在時(shí)、分、秒模塊中，包括復(fù)位和預(yù)置數(shù)，其主要思路如下： 秒鐘的模塊：設(shè)計(jì)一個(gè)60進(jìn)制的計(jì)數(shù)器，以clk為其時(shí)鐘信號(hào)，每60個(gè)clk后產(chǎn) 生一個(gè)進(jìn)位信號(hào)CF給分鐘模塊，作為分鐘進(jìn)程的響應(yīng)信號(hào)。 秒鐘模塊VHDL程序見(jiàn)附錄1: 仿真波形如下： 封裝如下圖： 分鐘的模塊：同理于秒鐘的模塊，設(shè)計(jì)一個(gè)60進(jìn)制的計(jì)數(shù)器，以CFM為其時(shí)鐘信號(hào)，每60個(gè)CFM后產(chǎn)生一個(gè)進(jìn)位信號(hào)CFM給小時(shí)模塊，作為小時(shí)模塊進(jìn)程的響應(yīng)信號(hào)。分鐘模塊VHDL程序見(jiàn)附錄二: 仿真波形如下： 封裝如下圖： 小時(shí)的模塊：為24進(jìn)制計(jì)數(shù)器，在分的進(jìn)位信號(hào)CFM的激發(fā)下計(jì)數(shù)，從0到23的時(shí)候產(chǎn)生一個(gè)信號(hào)CFH，全部清0，重新開(kāi)始計(jì)時(shí)。 小時(shí)模塊VHDL程序見(jiàn)附錄三: 仿真波形如下： 封裝如下圖： 掃描儀模塊：在掃描儀內(nèi)部，有一個(gè)3-8譯碼器的片選信號(hào)，當(dāng)3-8譯碼器的片選信號(hào)為000時(shí)，片選信號(hào)選中7段LED模塊中的秒的個(gè)位，當(dāng)3-8譯碼器的片選信號(hào)為001時(shí)，片選信號(hào)選中7段LED模塊中的秒的十位，當(dāng)3-8譯碼器的片選信號(hào)為010時(shí)，片選信號(hào)選中7段LED模塊中的分的個(gè)位，當(dāng)3-8譯碼器的片選信號(hào)為011時(shí)，片選信號(hào)選中7段LED模塊中的分的十位，當(dāng)3-8譯碼器的片選信號(hào)為100時(shí)，片選信號(hào)選中7段LED模塊中的時(shí)的個(gè)位，當(dāng)3-8譯碼器的片選信號(hào)為101時(shí)，片選信號(hào)選中7段LED模塊中的時(shí)的十位，就這樣動(dòng)態(tài)掃描，當(dāng)輸入的時(shí)鐘信號(hào)頻率很高的時(shí)候，就形成了我們的時(shí)鐘。 掃描儀模塊VHDL程序見(jiàn)附錄四: 仿真波形如下： 封裝如下圖： 篇二：EDA實(shí)習(xí)報(bào)告 中國(guó)地質(zhì)大學(xué)(武漢) 實(shí)習(xí)名稱： 專業(yè)：班級(jí)序號(hào)：姓名：指導(dǎo)教師： 實(shí)驗(yàn)一3/8譯碼器的實(shí)現(xiàn) 一.實(shí)驗(yàn)?zāi)康?1.學(xué)習(xí)Quartus的基本操作; 2.熟悉教學(xué)實(shí)驗(yàn)箱的使用; 3.設(shè)計(jì)一個(gè)3/8譯碼器; 4.初步掌握VHDL語(yǔ)言和原理圖的設(shè)計(jì)輸入，編譯，仿真和調(diào)試過(guò)程; 二.實(shí)驗(yàn)說(shuō)明 .本次實(shí)驗(yàn)要求應(yīng)用VHDL語(yǔ)言實(shí)現(xiàn)一個(gè)3/8譯碼器。3/8譯碼器的邏輯功能如下： 本實(shí)驗(yàn)要求使用VHDL語(yǔ)言描述3/8譯碼器，并在實(shí)驗(yàn)平臺(tái)上面實(shí)現(xiàn)這個(gè)譯碼器。描述的時(shí)候要注意VHDL語(yǔ)言的結(jié)構(gòu)和語(yǔ)法，并熟悉Quartus的文本編輯器的使用方法。嘗試使用不同的VHDL語(yǔ)言描述語(yǔ)句實(shí)現(xiàn)3/8譯碼器，并查看其RTL結(jié)構(gòu)區(qū)別，理解不同描述方法對(duì)綜合結(jié)果的影響。將程序下載到實(shí)驗(yàn)箱上分別用按鍵和LED作為輸入和輸出對(duì)結(jié)果進(jìn)行驗(yàn)證，進(jìn)一步熟悉所用EDA實(shí)驗(yàn)箱系統(tǒng)。所用器件EDA實(shí)驗(yàn)箱、EP1K10TC100-3器件。 三.實(shí)驗(yàn)步驟 按照教學(xué)課件QUARTUSII使用方法，學(xué)習(xí)Quartus軟件的使用方法： 1.在WINDOWS界面雙擊Quartus圖標(biāo)進(jìn)入Quartus環(huán)境; 2.單擊File菜單下的NewProjectWizard:Introduction按照向?qū)Ю锩娴慕榻B新 建一個(gè)工程并把它保存到自己的路徑下面。) 3.單擊File菜單下的New，選擇VHDLFile，后單擊OK，就能創(chuàng)建一個(gè)后綴名為.vhd(*.bdf)的文本(原理圖)文件。此vhd文件名必須與設(shè)計(jì)實(shí)體名相同。另外，如果已經(jīng)有設(shè)計(jì)文件存在，可以按File菜單里面的Open來(lái)選擇你的文件。 4.輸入完成后檢查并保存，編譯。 5.改錯(cuò)并重新編譯; 6.建立仿真波形文件并進(jìn)行仿真。單擊File菜單下的New，選擇VectorWaveformFile，單擊OK，創(chuàng)建一個(gè)后綴名為*.vwf的仿真波形文件，按照課件上的方法編輯輸入波形，保存，進(jìn)行仿真，驗(yàn)證仿真結(jié)果是否正確; 7.選擇器件及分配引腳，重新編譯; 8.根據(jù)引腳分配在試驗(yàn)箱上進(jìn)行連線，使用LED進(jìn)行顯示; 9.程序下載，觀察實(shí)驗(yàn)結(jié)果并記錄; 四.實(shí)驗(yàn)要求 1.用VHDL語(yǔ)言編寫(xiě)3/8譯碼器; 2.編寫(xiě)3/8譯碼器模塊的源程序; 3.在QuartusII平臺(tái)上仿真; 4.在實(shí)驗(yàn)板上面實(shí)現(xiàn)這個(gè)3/8譯碼器。 五、VHDL源程序： LIBRARYIEEE; USEIEEE.STD_LOGIC_1164.ALL; ENTITYDECO3TO8IS PORT( S:INSTD_LOGIC_VECTOR(2DOWNTO0);-輸入端3個(gè)端口 Y:OUTSTD_LOGIC_VECTOR(7DOWNTO0);-輸出端7個(gè)端口 ENDENTITY; ARCHITECTUREBEHAVEOFDECO3TO8IS BEGIN WITHSSELECT YDECODE38DECODE38DECODE38DECODE38DECODE38DECODE38DECODE38DECODE38NULL; ENDCASE; ENDPROCESS; END; 2、波形仿真 實(shí)驗(yàn)二、BCD七段顯示譯碼器 一、實(shí)驗(yàn)?zāi)康?1、了解和熟悉組合邏輯電路的設(shè)計(jì)方法和特點(diǎn) 2、掌握LED顯示器的工作原理 3、設(shè)計(jì)一個(gè)BCD七段顯示的譯碼器，并在實(shí)驗(yàn)箱上實(shí)現(xiàn)你的譯碼器 二、實(shí)驗(yàn)說(shuō)明及原理 LED數(shù)碼顯示是數(shù)字系統(tǒng)實(shí)驗(yàn)里面經(jīng)常使用的一種器件，以為它經(jīng)常顯示的是十進(jìn)制或十六進(jìn)制的數(shù)，所以我們就要對(duì)實(shí)驗(yàn)里面用到的二進(jìn)制數(shù)進(jìn)行譯碼，將它們轉(zhuǎn)換成十進(jìn)制的或是十六進(jìn)制的數(shù)，LED數(shù)碼顯示器分為共陰和共陽(yáng)極兩種，本實(shí)驗(yàn)使用的是共陰的連接，高電平有效。輸入信號(hào)為D0、D!、D2、D3，相應(yīng)的輸出8段位a、b、c、d、e、f、g、Dp。它們的關(guān)系表格如下圖： 下圖為譯碼器邏輯圖，請(qǐng)按圖進(jìn)行連線。 其中A、B、C、D按撥號(hào)開(kāi)關(guān)，a、b、c、d、e、f、g、Dp和使能端AN(高電平工作)接數(shù)碼顯示接口，管腳映射均為I/O口，映射后，通過(guò)撥號(hào)開(kāi)關(guān)改變輸入二進(jìn)制碼，則輸出數(shù)碼管上顯示相應(yīng)的數(shù)值。 在實(shí)驗(yàn)中要注意顯示器上每一段LED要和程序里面的對(duì)應(yīng)。 原理：七段譯碼器是純組合電路，通常的小規(guī)模專用IC，如74或4000系列的器件只能作十進(jìn)制BCD譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運(yùn)算都是二進(jìn)制的，所以輸出表達(dá)都是十六進(jìn)制的，為了滿足十六進(jìn)制數(shù)的譯碼顯示，最方便的方法就是利用譯碼程序在FPGA/CPLD中來(lái)實(shí)現(xiàn)618作為7段譯碼器，輸出信號(hào)LED7S的7位分別接管的7個(gè)段，高位在左，低位在右。例如當(dāng)LED7S輸出為“1101101”時(shí)，數(shù)碼管的7個(gè)段g、f、e、d、c、b、a分別接1、1、0、1、1、0、1，接有高電平的段發(fā)亮，于是數(shù)碼管顯示“5”，若考慮小數(shù)點(diǎn)的發(fā)光管，如果考慮需要增加h段。 篇四：EDA實(shí)訓(xùn)報(bào)告 課程名稱：指導(dǎo)教師：曹老師 班級(jí)：10電子1班 姓名：余振 日期： 8路彩燈控制器 一：實(shí)訓(xùn)題目*二：實(shí)訓(xùn)內(nèi)容*三：實(shí)訓(xùn)目的*四：實(shí)訓(xùn)過(guò)程*五：實(shí)訓(xùn)環(huán)境*六：實(shí)訓(xùn)總結(jié)*下面就從這幾個(gè)方面進(jìn)行論述： ：實(shí)訓(xùn)項(xiàng)目：8路彩燈控制器的設(shè)計(jì)。 ：實(shí)訓(xùn)內(nèi)容： 1、彩燈明暗變換節(jié)拍為0.25S和0.5S，兩種節(jié)拍交替運(yùn)行。2、演示花型3種： (1)從左向右順次序亮，全亮后逆次序漸滅; (2)從中間到兩邊對(duì)稱地漸亮，全亮后仍由中間向兩邊滅; (3)8路燈分兩半，從左向右順次漸亮，全亮后則全滅。 ：實(shí)訓(xùn)目的： 1、熟練掌握模擬電路、數(shù)字邏輯電路的設(shè)計(jì)、分析、仿真及調(diào)試的方法。 2、掌握使用EDA(電子設(shè)計(jì)自動(dòng)化)工具設(shè)計(jì)模擬電路、數(shù)字電路的方法，了解系統(tǒng)設(shè)計(jì)的全過(guò)程。 3、熟練掌握Multisim2001軟件的基本操作及繪制原理圖和進(jìn)行電路仿真的一般方法 4、通過(guò)對(duì)系統(tǒng)電路設(shè)計(jì)與制作，進(jìn)一步鞏固所學(xué)的理論知識(shí)，提高分析問(wèn)題和解決問(wèn)題的能力。 5、通過(guò)此次實(shí)訓(xùn)，引導(dǎo)學(xué)生提高和培養(yǎng)自身創(chuàng)新能力，為后續(xù)課程的學(xué)習(xí)，畢業(yè)設(shè)計(jì)制作以及畢業(yè)后的工作打下堅(jiān)實(shí)的基礎(chǔ)。 ：實(shí)訓(xùn)過(guò)程 1.設(shè)計(jì)方案： 總體方案設(shè)計(jì)如上圖，其中振蕩器產(chǎn)生一個(gè)時(shí)鐘信號(hào)，然后控制器由這個(gè)時(shí)鐘信號(hào)觸發(fā)而產(chǎn)生已如“10000000”等的序列信號(hào)，信號(hào)通過(guò)二級(jí)管就可以控制燈的亮暗了。序列信號(hào)規(guī)律的不同便會(huì)產(chǎn)生不同的花型。彩燈控制器是以高低電平來(lái)控制彩燈的亮與滅。如果以某種節(jié)拍按一定規(guī)律改變彩燈的輸入電平值，控制才等的亮與滅，即可以按預(yù)定規(guī)則就顯示一定的花型。因此彩燈控制電路需要一個(gè)能夠按一定規(guī)律輸出不同高低電平編碼信號(hào)的編碼發(fā)生器，同時(shí)還需要編碼發(fā)生器所要求的時(shí)序信號(hào)和控制信號(hào)。綜上所述，彩燈控制器應(yīng)該由定時(shí)電路、控制電路、編碼發(fā)生器電路以及驅(qū)動(dòng)電路組成。 2.電路方案論證： 74LS194具有雙向移位，并行輸入/輸出，保持?jǐn)?shù)據(jù)和請(qǐng)您功能，其中S1,S0為工作方式控制端，SL/SR為左移/右移數(shù)據(jù)輸入端，D0.D1.D2.D3,為并行數(shù)據(jù)輸入端，Q0-Q3依次為由低位到高位的4位輸出端，當(dāng)CR非等于零時(shí)，清零，無(wú)論其他輸入如何，寄存器清零，由4中工作方式：當(dāng)CR非等于1時(shí)，S1=S2=0，且CP為低電平，保持功能Q0-Q3保持不變，且與CP,SR,SL信號(hào)無(wú)關(guān)。S1=0.S0=1(CP為高電 平)有一功能，從SR端串入數(shù)據(jù)給Q0，然后按Q0-Q1-Q2-Q3依次右移。S1=1,S0=0(CP為高電平)左移功能，從SL端線串入數(shù)據(jù)給Q3，然后按Q3-Q2-Q1-Q0依次左移。S1=S0=1(CP為高電平),并行輸入功能，一片74LS194，只能寄存4為數(shù)據(jù)，而這個(gè)實(shí)驗(yàn)是8路彩燈，那么就需要用量片或多篇74LS194級(jí)聯(lián)策劃了個(gè)多位寄存器，由于74LS194功能齊全，在實(shí)際中得到廣泛應(yīng)用，該寄存器在工作控制端的作用下，能實(shí)現(xiàn)穿行輸入并行輸出的轉(zhuǎn)換，當(dāng)S0S1=00.01.10.11時(shí)，分別執(zhí)行保持，右移，左移，并行輸入操作，右移時(shí)，串行信號(hào)從地4位片的sr輸入，左移時(shí)，串行信號(hào)從高4位片的SL輸入。 3.電路設(shè)計(jì)仿真 電路圖如下： 篇五：EDA實(shí)習(xí)報(bào)告 EDA實(shí)習(xí)報(bào)告 學(xué)院：電氣信息工程學(xué)院專業(yè)：電子信息工程班級(jí)：姓名：學(xué)號(hào)： 實(shí)習(xí)目的及要求： 1、熟悉QuartusII軟件的相關(guān)操作，掌握數(shù)字電路設(shè)計(jì)的基本流程。2、介紹QuartusII的軟件，掌握基本的設(shè)計(jì)思路，軟件環(huán)境參數(shù)配置，仿真，管腳分配，下載等基本操作。 3、了解VHDL或原理圖設(shè)計(jì)方法與定制IP模塊的思想。 4、掌握并行加法器，減法器乘法器以及除法器的設(shè)計(jì)思路及工作原理。5、設(shè)計(jì)一個(gè)能完成加減乘除功能并以十進(jìn)制顯示結(jié)果的簡(jiǎn)單計(jì)算器。軟硬件資源 硬件：ED2-70實(shí)驗(yàn)板 軟件環(huán)境：QII9.0開(kāi)發(fā)系統(tǒng) 題目設(shè)計(jì)：這個(gè)簡(jiǎn)單的計(jì)算器要求能夠進(jìn)行簡(jiǎn)單的四則運(yùn)算，在程序設(shè)計(jì)中，通過(guò)設(shè)計(jì)、編制、調(diào)試一個(gè)模擬計(jì)算器的程序，加深對(duì)我們對(duì)編程語(yǔ)句及語(yǔ)義分析和理解，并實(shí)現(xiàn)對(duì)命令語(yǔ)句的靈活應(yīng)用。這次實(shí)驗(yàn)?zāi)康木褪菍?shí)現(xiàn)簡(jiǎn)單計(jì)算器的功能。 二、流程圖 ?當(dāng)輸入為00時(shí)輸出加法結(jié)果?當(dāng)輸入為01時(shí)輸出減法結(jié)果?當(dāng)輸入為10時(shí)輸出乘法結(jié)果?當(dāng)輸入為11時(shí)輸出除法結(jié)果 三.頂層原理圖 四個(gè)模塊輸出均為十六進(jìn)制數(shù)，為了輸出方便觀察，設(shè)計(jì)了8位除法器，將輸出變?yōu)槭M(jìn)制數(shù)顯示在數(shù)碼管上。DATAIN1.0為輸入控制端，通過(guò)試驗(yàn)箱上兩個(gè)撥碼開(kāi)關(guān)控制輸入。A3.0和B3.0是兩個(gè)四位二進(jìn)制輸入數(shù)，當(dāng)DATAIN為00時(shí)進(jìn)行加法運(yùn)算，當(dāng)DATAIN為01時(shí)進(jìn)行減法運(yùn)算，當(dāng)DATA為10時(shí)進(jìn)行乘法運(yùn)算，當(dāng)DATA為11是進(jìn)行除法運(yùn)算。結(jié)果用十進(jìn)制顯示三個(gè)共陽(yáng)靜態(tài)LED數(shù)碼管上，除法的余數(shù)單獨(dú)顯示在右下角的七段驅(qū)動(dòng)共陽(yáng)數(shù)碼管中的一個(gè)上。 四、各個(gè)模塊 (1)加法器模塊1、封裝元件 當(dāng)CLR為1時(shí)清零，輸出為零 當(dāng)CLR為0時(shí)，輸入兩個(gè)四位二進(jìn)制數(shù)，輸出兩個(gè)數(shù)之和，S3.0為和，S4為進(jìn)位。2、加法器程序 libraryieee; useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitychooseis port(Q:instd_logic_vector(1downto0); input:instd_logic_vector(31downto0);output:outstd_logic_vector(7downto0);output1:outstd_logic_vector(3downto0);endchoose; architectureoneofchooseisbegin process(Q)begin ifQ=00thenoutput(7downto0)=input(7downto0);elsifQ=01then ifinput