DDS信號發(fā)生器原理.doc

精品文檔2 基本原理2.1 直接數(shù)字頻率合成器直接數(shù)字合成（Direct Digital Synthesis，簡稱DDS）技術(shù)是從相位概念出發(fā)，直接對參考正弦信號進行抽樣，得到不同的相位，通過數(shù)字計算技術(shù)產(chǎn)生對應的電壓幅度，最后濾波平滑輸出所需頻率。2.1.1 DDS工作原理下面，通過從相位出發(fā)的正弦函數(shù)產(chǎn)生描述DDS的概念。圖1表示了半徑R為1的單位圓，半徑R繞圓心旋轉(zhuǎn)與X軸的正方向形成夾角(t)，即相位角。 圖1 單位圓表示正弦函數(shù)S= R sin(t)DDS的原理框圖如圖2所示。圖中相位累加器可在每一個時鐘周期來臨時將頻率控制字（FTW）所決定的相位增量M累加一次，如果記數(shù)大于2，則自動溢出，而只保留后面的N位數(shù)字于累加器中。相位累加器（N比特）正弦查詢表（ROM）數(shù)模轉(zhuǎn)換（DAC）低通濾波器（LPF）時鐘（f）頻率（f）控制字（M）輸出 圖2 DDS原理框圖DDS的數(shù)學模型可歸結(jié)為：在每一個時鐘周期T內(nèi)，頻率控制字M與N比特相位累加器累加一次，并同時對2取模運算，得到的和（以N位二進制數(shù)表示）作為相位值，以二進制代碼的形式去查詢正弦函數(shù)表ROM，將相位信息轉(zhuǎn)變成相應的數(shù)字量化正弦幅度值，ROM輸出的數(shù)字正弦波序列再經(jīng)數(shù)模轉(zhuǎn)換器轉(zhuǎn)變?yōu)殡A梯模擬信號，最后通過低通濾波器平滑后得到一個純凈的正弦模擬信號。由于ROM表的規(guī)模有限，相位累加器一般僅取高位作為尋址地址送入正弦查詢表獲得波形幅度值。正弦查詢表中以二進制數(shù)形式存入用系統(tǒng)時鐘對正弦信號進行采樣所得的樣值點，可見只需改變查詢表內(nèi)容就可實現(xiàn)不同的波形輸出。2.1.2 DDS的結(jié)構(gòu)DDS的基本結(jié)構(gòu)包括相位累加器、正弦查詢表（ROM）、數(shù)模轉(zhuǎn)換器（DAC）和低通濾波器（LPF），其中從頻率控制字到波形查詢表實現(xiàn)由數(shù)字頻率值輸入生成相應頻率的數(shù)字波形，其工作過程為：確定頻率控制字M；在時鐘脈沖f的控制下，該頻率控制字累加至相位累加器生成實時數(shù)字相位值；將相位值尋址ROM轉(zhuǎn)換成正弦表中相應的數(shù)字幅碼。模塊DAC實現(xiàn)將數(shù)字幅度值高速且線性地轉(zhuǎn)變?yōu)槟M幅度值，DDS產(chǎn)生的混疊干擾由DAC之后的低通濾波器濾除。相位累加器相位累加器是DDS最基本的組成部分，用于實現(xiàn)相位的累加并存儲其累加結(jié)果。若當前相位累加器的值為，經(jīng)過一個時鐘周期后變?yōu)?，則滿足=+M為一等差數(shù)列，不難得出：=nM+其中為相位累加器的初始相位值。正弦查詢表（ROM）DDS查詢表所存儲的數(shù)據(jù)是每一個相位所對應的二進制數(shù)字正弦幅值，在每一個時鐘周期內(nèi)，相位累加器輸出序列的高m位對其進行尋址，最后的輸出為該相位相對應的二進制正弦幅值序列。數(shù)模轉(zhuǎn)換器（DAC）數(shù)模轉(zhuǎn)換器的作用是將數(shù)字形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬形式信號。DAC有電壓和電流輸出兩種，其輸出的信號并不能真正連續(xù)可變，而是以其絕對分辨率為最小單位的，所以其輸出實際上是一個階梯模擬信號。 2.1.3 DDS的優(yōu)點正由于DDS采用全數(shù)字技術(shù)，從概念到結(jié)構(gòu)都有很大的突破，所以它具有其他頻率合成所無法比擬的優(yōu)越性。頻率分辨率高。若時鐘頻率不變，DDS頻率分辨率僅由相位累加器位數(shù)來決定，也就是理論上的值越大，就可以得到足夠高的頻率分辨率。目前，大多數(shù)DDS的分辨率在1Hz數(shù)量級，許多都小于1mHz甚至更小，這是其他頻率合成器很難做到的。工作頻帶較寬。根據(jù)Nyquist定律，只要輸出信號的最高頻率分辨率分量小于或等于f/2就可以實現(xiàn)。而實際當中由于受到低通濾波器設計以及雜散分布的影響限制，僅能做到40% f左右。超高速頻率轉(zhuǎn)換時間。DDS是一個開環(huán)系統(tǒng)，無任何反饋環(huán)節(jié)，這種結(jié)構(gòu)使得DDS的頻率轉(zhuǎn)換時間極短。DDS的頻率轉(zhuǎn)換時間可達到納秒數(shù)量級，比使用其它的頻率合成方法都要小幾個數(shù)量級。相位變化連續(xù)。改變DDS輸出頻率，實際上改變的是每一個時鐘周期的相位增量，相位函數(shù)的曲線是連續(xù)的，只是在改變頻率的瞬間其頻率發(fā)生了突變，因而保持了信號相位的連續(xù)性。具有任意輸出波形的能力。只要ROM中所存的幅值滿足并且嚴格遵守Nyquist定律，即可得到輸出波形。例如三角波、正弦波和矩形波。具有調(diào)制能力。由于DDS是相位控制系統(tǒng)，這樣也就有利于各種調(diào)制功能。2.2 波形產(chǎn)生分析相位累加器正弦表查詢fCosWave7.0FACCResult31.0頻率控制字fFTW31.0FACCResult31.24 圖3 正弦波產(chǎn)生框圖相位累加器為32位累加器，輸出為0（2-1），作為正弦查詢表的地址輸入端。正弦表中存放一個周期的正弦波內(nèi)的2個點的數(shù)據(jù)，輸出f為一正弦波，其頻率由頻率控制字進行調(diào)節(jié)，輸出頻率：f=f/2FTW最小頻率分辨率：f=f/2其中N為相位累加器的位數(shù)，F(xiàn)TW為頻率步進控制字，f為時鐘頻率，輸出信號頻率主要取決于頻率控制字FTW。當FTW增大時，f可以不斷增加，綜合考慮Nyquist采樣定理，最高輸出頻率應小于f/2。根據(jù)實驗所得，實際工作頻率應小于f/3。由于本論文只要求設計出最高為1MHz的信號，根據(jù)DA及FPAG的速度，可以很容易地滿足設計需要。本例中選用32M的CLK時鐘，在輸出最高1MHz的信號時，波形在一個周期內(nèi)仍有32個點，能夠完整描述出波形。f=f/2=3210/2=0.00745058所以可以實現(xiàn)1Hz步進，當輸出1Hz時，頻率控制字FTW=1/f=134.217728。由于頻率控制字是由NIOS系統(tǒng)提供的，考慮到浮點運算所占資源太多，所以把浮點運算改為定點運算。則當輸出其他任意頻率f時Nios內(nèi)部算法為：FTW=f134+f21/100+f77/10000+f28/10000003 總體設計近年來現(xiàn)場可編程門陣列（FPGA）得到了迅速的發(fā)展和廣泛的應用，其資源容量、工作頻率以及集成度都得到了極大的提高，使得利用FPGA實現(xiàn)某些專用數(shù)字集成電路得到了大家的關注，而基于FPGA實現(xiàn)的DDS信號發(fā)生器則更有發(fā)展前途和研究的意義。3.1 設計的要求根據(jù)我們所學的知識儲備，對本次信號發(fā)生器的設計提出了以下要求：信號發(fā)生器能產(chǎn)生正弦波、方波和三角波三種周期性波形；輸出信號頻率在10Hz1MHz范圍內(nèi)可調(diào),輸出信號頻率穩(wěn)定度優(yōu)于10；在1kW負載條件下，輸出正弦波信號的電壓峰-峰值Vopp在05V范圍內(nèi)可調(diào)；輸出信號波形無明顯失真；3.2 方案比較及選擇方案一：采用模擬鎖相環(huán)實現(xiàn)。模擬鎖相環(huán)技術(shù)是一項比較成熟的技術(shù)。應用模擬鎖相環(huán)，可將基準頻率倍頻，或分頻得到所需的頻率，且調(diào)節(jié)精度可以做到相當高、穩(wěn)定性也比較好。但模擬鎖相環(huán)模擬電路復雜，不易調(diào)節(jié)，成本較高，并且頻率調(diào)節(jié)不便且調(diào)節(jié)范圍小，輸出波形的毛刺較多，得不到滿意的效果。 方案二：采用直接數(shù)字頻率合成，用單片機作為核心控制部件，能達到較高的要求，實現(xiàn)各種波形輸出，但受限于運算位數(shù)和運算速度，產(chǎn)生的波形往往達不到滿意效果，并且頻率可調(diào)范圍小，很難得到較高頻率，并且單片機的引腳少，存儲容量少，這就導致了外圍電路復雜。方案三：采用直接數(shù)字頻率合成，用FPGA器件作為核心控制部件，精度高穩(wěn)定性好，得到波形平滑，特別是由于FPGA的高速度，能實現(xiàn)較高頻率的波形。控制上更方便，可得到較寬頻率范圍的波形輸出，步進小，外圍電路簡單易實現(xiàn)。因此采用方案三。4 DDS信號發(fā)生器的實現(xiàn)4.1 硬件電路的制作根據(jù)設計要求，本論文選用EDA比賽套件中：EDA-SOPC核心板、LCD 1602、RS232&PS2及DDS_BOARD四個模塊。電源采用5V直流電源及5V電源供電。各模塊連接如圖4所示： LCD1602LCD1602 模塊DDS模塊RS232&PS2 模塊PS/2小鍵盤 電源LCD接口DA及IO接口RS&PS2接口FPGA SDRAM 圖4 各模塊連接示意圖各模塊功能如下：一、由EDA-SOPC核心板提供的FPGA及SDRAM為本系統(tǒng)的核心器件。主要完成功能：1、采用DDS技術(shù)基于FPGA設計信號發(fā)生模塊，產(chǎn)生要求的信號序列；2、利用SDRAM配合FPGA構(gòu)成片上系統(tǒng)，建立NIOS控制系統(tǒng)，完成任務調(diào)度及人機交互控制。核心板分別通過相關接口與其它三個功能模塊相連。二、RS232&PS2模塊通過8-PIN雙排線與核心板的PORT2CP接口相連。將PS2接口的數(shù)字小鍵盤連接到該模塊的PS/2接口上，實現(xiàn)按鍵輸入功能。三、LCD1602模塊通過16-PIN雙排線與核心板的PORT12-LCD接口相連。將液晶LCD1602連接到該模塊的液晶接口上，實現(xiàn)人機交互的顯示功能。四、DDS模塊分別通過14-PIN雙排線與核心板的PORT14-DA接口相連及通過16-PIN雙排線與核心板的PORT16-IO接口相連。該模塊實現(xiàn)兩路D/A，其中一路產(chǎn)生信號，另一路實現(xiàn)信號幅度的調(diào)整，模塊的BNC接頭直接輸出信號。4.2 硬件模塊的介紹4.2.1 EDA-SOPC核心板EDA-SOPC核心板主芯片使用了Cyclone II系列芯片EP2C8Q208C8，具有8256個邏輯單元（LE），可以滿足更多、更大的系統(tǒng)需求；18個18*18位乘法器，可以實現(xiàn)數(shù)字信號處理（DSP功能）；2個增強型鎖相環(huán)（PLLs），能夠提供先進的時鐘管理能力，如頻率合成、可編程移相、外部時鐘輸出、可編程占空比、鎖定檢測、可編程帶寬、輸入時鐘擴頻和支持高速差分輸入輸出時鐘信號；具有138個用戶 I/O，能夠滿足大多數(shù)系統(tǒng)需求。使用了1個16位SDRAM內(nèi)存，組建成一個片外8Mbytes系統(tǒng)內(nèi)存電路；配備了4Mbytes的Flash，用來保存用戶數(shù)據(jù)、系統(tǒng)工程等；使用EPCS4作為配置芯片；豐富的外圍設備，供用戶進行高級設計； 選用大功率電源芯片來保障系統(tǒng)穩(wěn)定工作。在此硬件平臺上SOPC系統(tǒng)頻率達到110MHz，但建議使用的系統(tǒng)頻率為85MHz，這樣會使系統(tǒng)能更穩(wěn)定的運行。4.2.2 LCD1602模塊LCD1602模塊是由液晶LCD1602為核心，提供162字符顯示的電路模塊。該模塊可通過16針接口連接到EDASOPC核心板上，使用方便。該模塊電路指底板電路，主要提供EDA-SOPC核心板與LCD1602液晶接口及液晶所需的負壓調(diào)節(jié)及背光控制電路。該接口采用16針接口與核心板PORT12-LCD接口相連。具體如下：圖5 與EDA-SOPC核心板接口4.2.3 RS232&PS2模塊RS232&PS2模塊由RS232電平轉(zhuǎn)換電路和PS2鍵盤接口電路兩部分組成，用于完成RS232串口通信和PS2接口通信，可實現(xiàn)與計算機串口通信、PS鍵盤擴展等功能。該模塊可通過8針接口連接到EDASOPC核心板上。4.2.4 DDS_BOARD模塊DDS_BOARD模塊包括DA轉(zhuǎn)換、驅(qū)動等電路組成。該模塊輸入端有兩組DA數(shù)據(jù)，一路數(shù)據(jù)經(jīng)DA轉(zhuǎn)換后成作為信號輸出，另一路數(shù)據(jù)經(jīng)DA轉(zhuǎn)換后成作為輸出信號的幅度調(diào)節(jié)。經(jīng)合EDASOPC核心板的DDS技術(shù)可實現(xiàn)任意波形，一定頻率、一定幅度范圍的信號輸出。該模塊可分別通過14針和16針兩條數(shù)據(jù)線連接到EDASOPC核心板上。與EDA-SOPC核心板接口，該接口采用14針和16針兩條數(shù)據(jù)線分別與核心板PORT10-DA和PORT12-IO接口相連。具體如下： 圖6 與EDA-SOPC核心板接口5 軟件設計5.1 設計的原理圖信號發(fā)生器的原理圖如附錄所示，圖中涉及到相位累加器、正弦波查詢、波形輸出等模塊的設計，并由各個模塊之間的連接構(gòu)成滿足產(chǎn)生正弦波的信號發(fā)生器。通過選擇波形輸出模塊的波形選擇端sel就可實現(xiàn)方波和三角波的產(chǎn)生，改變頻率控制字的大小就可實現(xiàn)調(diào)頻，在時鐘頻率一定時，相位累加器的位數(shù)越大，頻率調(diào)節(jié)就越精細。相位累加器的輸出端與波形輸出模塊的10位地址輸入端（addr9.0）相連，正弦波查詢表的輸出端與波形輸出模塊的10位數(shù)據(jù)輸入端（qin9.0）相連。波形輸出模塊的輸出端（qout9.0）為正弦波的離散信號。5.2 軟件各模塊設計 5.2.1 相位累加器設計 圖7 相位累加器模塊示意圖相位累加器如圖7所示，32位的din31.0輸入為相位累加器頻率控制字輸入端，改變頻率控制字，即可改變輸出頻率。clk為時鐘輸入，本例中選用32MHz。dout9.0接正弦查詢表的地址輸入端，產(chǎn)生10位的地址查詢碼。5.2.2 正弦波查詢表 圖8 正弦波查詢模塊示意圖正弦查詢表如圖8所示，是由一個ROM模塊構(gòu)成，輸入為10位地址，在時鐘的作用下，輸出存儲的正弦數(shù)據(jù)。本模塊采用QuartusII軟件定制的LPM_ROM 模塊。正弦數(shù)據(jù)由Matlab生成，并以mif的文件格式存儲后加載到ROM模塊中。文件為sin10bit.mif。5.2.3 波形輸出模塊 圖9 波形輸出模塊示意圖波形輸出模塊如圖9所示，10位地址輸入端與相位累加器模塊相連，10位數(shù)據(jù)輸入端與正弦查詢表的ROM輸出相連。sel為波形選擇端。當選擇端為0時，在時鐘的作用下，該模塊輸出正弦查詢表的ROM的數(shù)據(jù)； 當選擇端為1時，在時鐘的作用下，輸入數(shù)值小于512時輸出為0，大于或等于512時輸出為最大值（1023），即輸出占空比為50的方波； 當選擇端為2時，在時鐘的作用下，輸入數(shù)值小于512時輸出地址數(shù)據(jù)乘2，大于或等于512時輸出地址數(shù)據(jù)取反乘2，即輸出三角波。 當選擇端為3時，在時鐘的作用下，輸出即等于輸入的地址數(shù)據(jù)，即輸出鋸齒波。 由于DDS模塊采用的是8位DA，因此輸出端僅接qout的前8位。5.2.4 NIOS模塊 本模塊提供主控CPU部分，由Quartus II軟件定制，需加入SDRAM、LCD、RS232等控制器。對DDS部分的控制由PIO口完成，均為輸出口，包括頻率控制字輸出口、波形選擇輸出口、幅度控制輸出口。5.2.5 PLL模塊本設計需要兩個PLL模塊，一個用于產(chǎn)生NIOS及SDRAM所需的時鐘，另一個用于DDS時鐘，采用32MHz。鎖相環(huán)（PLL：Phase-locked loops）是一種利用反饋（Feedback）控制原理實現(xiàn)的頻率及相位的同步技術(shù)，其作用是將電路輸出的時鐘與其外部的參考時鐘保持同步。當參考時鐘的頻率或相位發(fā)生改變時，鎖相環(huán)會檢