適用於消費(fèi)性電子產(chǎn)品之低功率.doc

適用於消費(fèi)性電子產(chǎn)品之低功率 USB 2.0 PHY IPLow Power USB 2.0 PHY IP for High-Volume Consumer ApplicationsSynopsys, Inc. Gervais Fong概觀在計(jì)算與消費(fèi)性電子領(lǐng)域中，USB協(xié)定已成為通用標(biāo)準(zhǔn)。設(shè)計(jì)團(tuán)隊(duì)現(xiàn)今很少會(huì)嘗試設(shè)計(jì)自有的USB智慧財(cái)產(chǎn) (intellectual property, IP)，使得此半導(dǎo)體IP尚不足以稱為矽商品。Synopsys導(dǎo)入第二代USB 2.0 PHY IP產(chǎn)品線 (稱為 DesignWare USB 2.0 nanoPHY)，更進(jìn)一步針對(duì)行動(dòng)裝置與大容量消費(fèi)性應(yīng)用，將低功率、面積、製造成本、及系統(tǒng)性能進(jìn)行最佳化。此產(chǎn)品為設(shè)計(jì)者提供了0.13微米以下製程的高差異性USB PHY 核心。引言隨著 USB 在行動(dòng)消費(fèi)性裝置中逐漸普及，設(shè)計(jì)團(tuán)隊(duì)在申請(qǐng)IP時(shí)必須考量許多關(guān)鍵標(biāo)準(zhǔn)，例如成本、系統(tǒng)性能(可互通性)、可靠度、以及功率。勤勉的技術(shù)評(píng)估已成為製造 vs. 購買(make versus buy)決策的關(guān)鍵部份，除了最簡單的IP核心外。全球消費(fèi)性電子市場的競爭動(dòng)力，在於降低成本以及加速設(shè)計(jì)週期。因此，整體的設(shè)計(jì)生產(chǎn)力和IP所有權(quán)的總成本也是必須考慮的因素。舉例來說，雖然在大部分的專案中，避免設(shè)計(jì)重製(re-spins)是一般性的目標(biāo)，但可靠度的問題，以現(xiàn)場失敗率(field failure)來看，也會(huì)對(duì)所有權(quán)的總成本產(chǎn)生重大的影響。製程良率則是另一個(gè)會(huì)對(duì)總成本造成顯著影響的因素。這兩個(gè)因素都直接地受USB PHY的關(guān)鍵規(guī)格參數(shù)所影響。最後，對(duì)介面IP而言相當(dāng)重要的要求就是可互通性(interoperability)?？苫ネㄐ缘膯栴}不僅僅是滿足商標(biāo)認(rèn)證的要求?？苫ネㄐ允窃O(shè)計(jì)規(guī)格與操作邊際的功能，能夠進(jìn)一步影響裝置良率及製造生產(chǎn)的經(jīng)濟(jì)效益。由於可攜式裝置需要更長的操作時(shí)間，在功率規(guī)格上的要求逐漸增加，IP的低功率設(shè)計(jì)讓整體SoC功率預(yù)算(power budget)能夠維持 對(duì)電池供電裝置如智慧型手機(jī)、MP3 隨身聽、數(shù)位相機(jī)、和隨身碟等等，是一個(gè)關(guān)鍵。在此商業(yè)與科技要求逐漸增加的架構(gòu)下，Synopsys導(dǎo)入了第二個(gè)USB 2.0 PHY IP產(chǎn)品線，針對(duì)要求低功率、低面積、與高利潤的可攜式與高容量應(yīng)用最佳化。Synopsys 的 USB 2.0 PHY 產(chǎn)品線最新的DesignWare 2.0 nanoPHY是以Synopsys目前領(lǐng)導(dǎo)市場，通過180-nm、130-nm、及90-nm CMOS數(shù)位邏輯製程之認(rèn)證的USB 2.0 PHY為基礎(chǔ)。由主要半導(dǎo)體公司、ASSP製造商、與晶圓廠所選擇，目前的USB 2.0 PHY產(chǎn)品線正大量生產(chǎn)，並具有高達(dá)24個(gè)以上的程序埠與配置組合。Synopsys在以原始PHY滿足嚴(yán)謹(jǐn)品質(zhì)與產(chǎn)量要求上所具有的廣泛經(jīng)驗(yàn)，運(yùn)用至針對(duì)行動(dòng)與大容量消費(fèi)性應(yīng)用最佳化之互補(bǔ)性PHY產(chǎn)品線的開發(fā)。特別是Synopsys DesignWare USB 2.0 nanoPHY是建構(gòu)於一個(gè)創(chuàng)新USB架構(gòu)之上，此架構(gòu)是為滿足低功率、成本與可互通性等關(guān)鍵需求所設(shè)計(jì)，以利用最新製程技術(shù)如90-nm與65-nm的優(yōu)點(diǎn)。USB 2.0 nanoPHY 針對(duì)面積、功率、及接腳數(shù)進(jìn)行最佳化目前USB 2.0 PHY IP設(shè)計(jì)的面積範(fàn)圍通常在1 mm2至1.2mm2之間。依據(jù)特定的製程，最新的DesignWare USB 2.0 nanoPHY突破此面積障礙達(dá)50%。舉例來說，重新設(shè)計(jì)過的PLL/DLL架構(gòu)消除了複雜計(jì)時(shí)電路的需要，對(duì)整體面積的減少有了重大的貢獻(xiàn)。PHY就是以此方式重頭設(shè)計(jì)，數(shù)位區(qū)塊隨較小的製程幾何縮放時(shí)，整體宏觀面積可以縮小 這對(duì)混合訊號(hào)設(shè)計(jì)不一定有效。以整體性的方法(holistic approach)來達(dá)到低功率設(shè)計(jì)，大幅減少USB 2.0 nanoPHY核心的功率需求。PHY的數(shù)位與類比區(qū)塊中之功率均已減少。重新設(shè)計(jì)過的DLL/PLL具有最佳化計(jì)時(shí)方法，移除了大量高頻率計(jì)時(shí)電路的需求。利用新型的傳送架構(gòu)，結(jié)合最佳化接收與傳送路徑中計(jì)時(shí)方法，能夠進(jìn)一步減少主動(dòng)功率損耗。減少PHY功率需求達(dá)50%，不但可以延長電池壽命，也表示可以使用成本較低的電源供應(yīng)器。這對(duì)可攜式、電池供電的產(chǎn)品來說是非常重要的一環(huán)。圖1.Synopsys USB 2.0 PHY及nanoPHY功率與面積比較低功率架構(gòu)還具有其它優(yōu)點(diǎn)。減少供電電流需求，可以減少整體功率損耗並讓接腳計(jì)數(shù)最小化(減少一半)而不須犧牲任何功能。超低接腳計(jì)數(shù)設(shè)計(jì)是主要優(yōu)勢，能夠使用較低成本的封裝?；蛘撸庋b接腳能夠給其它訊號(hào)使用。需要較少的接腳也表示減少生產(chǎn)測試成本，同時(shí)也能夠相當(dāng)程度地方便SoC整合。良率最佳化隨著製程線寬從130-nm轉(zhuǎn)變?yōu)樽钚碌?0-nm (及以下)，良率的優(yōu)先性大幅提升。介面協(xié)定如 USB，晶片良率與關(guān)鍵規(guī)格參數(shù)如PLL時(shí)基(PLL jitter)性能、能隙變化 (bandgap variation)，以及晶片面積獨(dú)立性息息相關(guān)。較低的晶片良率，就算只有百分之二或三，也會(huì)造成製造成本增加而蓋過較小的晶圓面積所帶來的成本效益?？紤]到這點(diǎn)，DesignWare USB 2.0 nanoPHY加入幾個(gè)能夠藉由關(guān)鍵USB運(yùn)作參數(shù)的最佳化來直接改善良率的功能。首先，系統(tǒng)設(shè)計(jì)以直接從 IP 即開即用(out of the box)的高品質(zhì)等級(jí)為目標(biāo)。此概念可由圖示中的眼圖(eye diagram)範(fàn)例(圖2)看出，其中說明了與其它競爭對(duì)手的PHY相比，使用DesignWare USB 2.0 PHY所能獲得的較佳邊界 (margin)。圖2.Synopsys USB 2.0 PHY 眼圖邊界範(fàn)例特別具有挑戰(zhàn)性的關(guān)鍵USB規(guī)格參數(shù)有二：全速與低速操作模式下的上升/下降時(shí)間(rise-fall time)以及交叉點(diǎn) (crossover point)。DesignWare USB 2.0 nanoPHY中的新型傳輸電路，提供了更優(yōu)越的操作邊界(operating margin)，能夠嚴(yán)格控制這些關(guān)鍵USB規(guī)格。新型架構(gòu)減少了這些規(guī)格的變動(dòng)並確保較低的製程偏移敏感度。USB 2.0規(guī)格要求HS/FS/LS傳輸器具有受控制的45歐姆來源阻抗。因此，PHY設(shè)計(jì)的一項(xiàng)重要任務(wù)，就是建立精確的45歐姆晶片上來源阻抗。Synopsys使用非常直接的方法來自動(dòng)微調(diào)對(duì)整體設(shè)計(jì)穩(wěn)健性產(chǎn)生貢獻(xiàn)的來源阻抗，並進(jìn)一步將產(chǎn)量最佳化。這個(gè)微調(diào)的新方法所使用的類比電路較少，因此對(duì)製程變化較不敏感，進(jìn)而提供更高的準(zhǔn)確度?？苫ネㄐ?(Interoperability)改善良率所採取的許多措施同時(shí)也有益於PHY的可互通性。可互通性是兩個(gè)層級(jí)的需求PHY與USB數(shù)位控制器，以及其它USB產(chǎn)品之間。如果系統(tǒng)中的所有元件皆以傳統(tǒng)條件運(yùn)作，則可直接達(dá)到可互通性。然而，晶圓廠製程在快與慢的極端之間變化，PCB設(shè)計(jì)可能導(dǎo)入電子變動(dòng)，而且甚至連各製造商的USB佈線性能也可能有所差異。最壞的情況是，在實(shí)驗(yàn)室中成功運(yùn)作的PHY，以現(xiàn)場失敗的形式瞬間產(chǎn)生互通性問題。這類狀況會(huì)對(duì)產(chǎn)品成功造成毀滅性的影響，而且檢驗(yàn)與修正會(huì)需要非常高的成本。即使是在極端操作條件下，達(dá)到良好可互通性的關(guān)鍵，在於預(yù)設(shè)設(shè)計(jì)即具有良好性能邊界而不需要任何修改。這正是Synopsys DesignWare USB 2.0 nanoPHY IP核心所達(dá)到的成果。然而，要處理真實(shí)情況，可以調(diào)整某些參數(shù)來進(jìn)行眼形的系統(tǒng)層級(jí)微調(diào)。在大部分的情況下，預(yù)設(shè)設(shè)定即已足夠，而USB PHY只要即開即用。提供能讓眼形自訂化的關(guān)鍵參數(shù)，可以確保USB PHY能夠容納極端的系統(tǒng)條件與來自製成或封裝變化的特殊情況，而不須修改實(shí)體配置圖或重新設(shè)計(jì)GDS。關(guān)鍵參數(shù)可以藉由在主體外製作金屬帶變動(dòng)來微調(diào)，而不需要干擾內(nèi)部設(shè)計(jì)。Synopsys在高速USB與On-The-Go (OTG)標(biāo)誌認(rèn)證，以及在180-nm、130-nm、與90-nm製程點(diǎn)的客戶成功案例中擁有無法超越的業(yè)績。尤這些經(jīng)驗(yàn)所獲得的知識(shí)已嵌入U(xiǎn)SB 2.0 nanoPHY的設(shè)計(jì)中。再加上優(yōu)越的操作邊界，可以幫助晶片設(shè)計(jì)者將開發(fā)時(shí)的驗(yàn)證過程最少化，並減少現(xiàn)場失敗的可能性。這些因素都會(huì)對(duì)較低的用有權(quán)成本產(chǎn)生貢獻(xiàn)。需求nanoPHY特色支援最新製程技術(shù)l 130-nm、90-nm、65-nml 支援低功率與先進(jìn)製程l 多晶圓廠小面積l 明顯較小 (50%)l 可縮放式數(shù)位區(qū)塊l 計(jì)時(shí)電路依據(jù)新型 PLL/DLL架構(gòu)最佳化低功率l 明顯較低 (50%)l HS傳輸架構(gòu)降低峰值HS電流損耗l 最佳化類比區(qū)塊，減低功率l 最佳化數(shù)位計(jì)時(shí)策略，減低數(shù)位功率損耗低所有權(quán)成本l 減少接腳計(jì)數(shù)，簡化整合與封裝l 較低電源設(shè)計(jì) (因?yàn)楣β蕮p耗減少)l 為良率所設(shè)計(jì)的架構(gòu)，提供優(yōu)越的操作邊界可互通性l 優(yōu)越的操作邊界l 系統(tǒng)層級(jí)微調(diào)l USB認(rèn)證與達(dá)成可互通性的專業(yè)技術(shù)表1.Synopsys USB 2.0 nanoPHY 特色一覽總結(jié)雖然USB是一個(gè)普遍的標(biāo)準(zhǔn)，但顯然並非所有USB PHY設(shè)計(jì)都相同。Synopsys DesignWare USB 2.0 nanoPHY 核心針對(duì)最新的次微米、低功率製成而設(shè)計(jì)，以為行動(dòng)及大容量消費(fèi)性應(yīng)用提供最低的面積、功率、與成本。DesignWare USB 2.0 nanoPHY 以Synopsys 目前USB 2.0 PHY產(chǎn)品的成功為基礎(chǔ)，USB 2.0 PHY經(jīng)過認(rèn)證並引導(dǎo)半導(dǎo)體與ASSP客戶處理數(shù)百萬的產(chǎn)品單位。USB設(shè)計(jì)與認(rèn)證的大量產(chǎn)業(yè)專業(yè)知識(shí)，與Synopsys的穩(wěn)健開發(fā)方法合併，可以確保USB 2.0 nanoPHY是以一貫的高品質(zhì)推出。結(jié)合廣泛的低功率與面積最佳化，此方法所獲得的USB 2.0 PHY產(chǎn)品線能夠幫助設(shè)計(jì)團(tuán)隊(duì)滿足在壽命時(shí)間成本、功率、可互通性、與開發(fā)時(shí)段的整體目標(biāo) 複雜SoC開發(fā)的關(guān)鍵成功因素。關(guān)於SynopsysDesignWare USB IP 的完整產(chǎn)品線:/products/designware/u