（電路與系統(tǒng)專業(yè)論文）集成電路成品率測試結(jié)構(gòu)自動(dòng)實(shí)現(xiàn)與研究.pdf

浙江大學(xué)碩士學(xué)位論文 摘要 在過去的幾十年，微電子技術(shù)高速發(fā)展，同時(shí)各種電子產(chǎn)品應(yīng)用使得現(xiàn)代集 成電路系統(tǒng)規(guī)模越來越大、復(fù)雜度越來越高，對集成電路制造技術(shù)提出了挑戰(zhàn)。 可制造性設(shè)計(jì)在這個(gè)時(shí)候被引入集成電路領(lǐng)域，在可制造性設(shè)計(jì)以及集成電路系 統(tǒng)規(guī)模與復(fù)雜度的共同要求下，測試被更大規(guī)模的應(yīng)用于集成電路工藝領(lǐng)域，其 重要性也日漸增加。在集成電路進(jìn)入深亞微米和納米時(shí)代后，用于測試的測試結(jié) 構(gòu)也隨之變得更加復(fù)雜，種類繁多，用途也各不相同。集成電路制造商在測試上 的成本也越來越高，尤其是在建立大規(guī)模的測試版圖時(shí)的時(shí)間成本與人力成本。 本文的提出了一種不同與傳統(tǒng)方法的建立大規(guī)模測試版圖的方法一一成品 率測試版圖自動(dòng)實(shí)現(xiàn)。這種方法采用參數(shù)化的方法層次化構(gòu)建單一類型測試結(jié)構(gòu) 的模板，而后采用模板進(jìn)行大規(guī)模的實(shí)例化完成整個(gè)測試版圖，整個(gè)過程采用軟 件實(shí)現(xiàn)。在構(gòu)建模板結(jié)構(gòu)的時(shí)候，有兩種重要的方法，一是設(shè)定圖形元素的屬性 來控制圖形元素的大小、形狀、層次以及位置。二是采用圖形元素間相對位置的 約束來控制不同圖形元素的相對位置，這樣在選定一個(gè)參考圖形元素后其他圖形 元素的位置也全部確定。在擁有模板結(jié)構(gòu)后只需要對模板結(jié)構(gòu)的所有參數(shù)進(jìn)行賦 值，實(shí)現(xiàn)了整個(gè)過程的軟件會采用模板結(jié)構(gòu)的構(gòu)思自動(dòng)將所有組別值的結(jié)構(gòu)實(shí)現(xiàn) 出來，達(dá)到快速實(shí)現(xiàn)成品率測試版圖的目的。這種方法有三個(gè)顯著的優(yōu)點(diǎn)：1 構(gòu) 建模板結(jié)構(gòu)時(shí)候?qū)哟吻逦?，不容易出錯(cuò)；2 工作量大大減少，節(jié)省了時(shí)間成本； 3 當(dāng)需求發(fā)生改變時(shí)候更易于更改版圖。 本文隨后結(jié)合了工程實(shí)際，提出了一種新的測試多晶硅縱梁缺陷的結(jié)構(gòu)，并 采用自動(dòng)實(shí)現(xiàn)的方法設(shè)計(jì)出了其測試結(jié)構(gòu)，在0 1 1 u m 銅工藝上進(jìn)行生產(chǎn)，測試 后有發(fā)現(xiàn)新測試結(jié)構(gòu)的確性能更優(yōu)良，并且找到了導(dǎo)致此缺陷發(fā)生的因素，得到 了此工藝的新設(shè)計(jì)規(guī)則，對提高此生產(chǎn)線產(chǎn)品的成品率起到很好效果。由此也充 分驗(yàn)證了此方法的可行性以及此方法的高效率。 關(guān)鍵詞：測試結(jié)構(gòu)、成品率、缺陷、自動(dòng)實(shí)現(xiàn) 浙江大學(xué)碩士學(xué)位論文 a b s t r a c t 1 1 1t h ep 硒tf e wd e c a d e s ，m i c r o e l e c 刪ct e c h n o l o g yg e ta r 刁l p i dd e v e l o p m e n t ，w h i l ea 謝e 哆o fe l e c 仃0 n i cp r o d u c ta p p l i c a t i o n sb 嬲m a d em o d e mi cs y s t e ml 鶘e 粕d c o m p l e x i 劬 t t l e nm o r ea n dm o r ec h a l l e n g e sa r eb r i n gt 0 t h ei n t e 黜dc i 刪i t m 孤m f a c t u r i n gt c 吐i n i q u e s d e s i g nf 0 rm a n u f a c t u r i n go n 洫t e g r a t e dc 曲c u i t sa tt h i st i m e w 硒i n 仃o d u c e dt oi c a sm er e q u 訊：m e n t si n 也ed e s i g nf 0 rm a m d 囊c t u r i n g 嬲w e l l 緦 t h ei cs y s t e ms i z ea n dc o m p l e x i 劬t e s t i n gh 乏略b e e ni a r g e ru s e di ni cp r o c e s s ，a n di t s i m p o i 切n c ei sa l s og r o w i n g t h e n 也es u 【b - m i c 啪趾dn a n o - a g ei sc o m i n g ，t c s t s 饑l c t u r 懿a r eb e c o m i n gm o r e c o m p l e x ， aw i e i em g eo fu s 髓a r ev a r i e d i c m a n u f - a c t l l r e r s c o n s tt e s t i n gi n c r e 勰e st 0m o r ch i g h ，e s p e c i a u yi nm ee s t a ：b l i s l l n l e n to f al a 瑪e - s c a l ec h i po f 也et e s ts t n l c t u r eo f 缸ea n dla _ b o rc o s t s 皿i sa r t i c l ep r o p o s e sad i m 確吐a p p r o a c h 謝血m et r a d i t i o n a lt e i t o 巧o ft h e e s t a _ b l i s h m e n to fl a 瑪e s c a l et e s ts 協(xié)l c t u r em e t h o d s 一觚【t o m a t i c a l l yb u i l dt e s ts 仃u c t u r e t h i s 印p r o a c hu s e sp a r a m e 仃i cm e t h o d st 0b u i l dah i e 刪f c h i c a ls 仃u c t u 】孵o fas i n g l e t ) ，p eo ft e s tt e m p l a t e s ，孤1 d 也e nu s e df 0 r1 a 瑪e s c a l ei n s t a n c e so fm et e m p l a t et 0 c o m p l e t e 也e 鋤t i l et e s tc h i p ，a c c o m p l i s h e dw i 也as o 熊a r ei nt l l ew h o l ep r o c e s s w h e nb u i l d i n gat e m p l a t es t l l l c t l l r e ，t h e r ea r et w oi m p o 砌n t 、張y s ，o n et 0s c t 出e p r o p e n i e so fg r a p h i ce l e m e n t st oc o m r o lt l l e 舯p h i ce l e m e n t so ft h es 娩e ，s h a p e ，l a y e r 鋤dl o c a t i o n s e c o n 也l l s ec o n s 喊t 0c o n 仰lm er c l 撕v ep o s i t i o n so fm ed i 虢r e n t 鯽h i ce l e m e n t s ，鶴a 鯽h i ce l e m e n ti ss e l e c t e d 鶴r e f 打e n c e ，l o c a t i o no fo m e r g r a p h i ce l e m e m sa r ea l ld e t 鋤i n e d t h e nt l l et e m p l a _ t es 仃i l c t u r ei s 嬲s i 印e das e r i a l s o fa 1 】m e 肼咖e t e r st 0m a k eag r e a tq 【u a n t i 秒o fi n s t a n c e s n l ew h o l ep 1 1 0 l a e s si a 踟_ t o m a _ t i c a l l yo p e r a t o rb yas o m v a r e ，m e ni tc a ne a s i l yt 0q u i c k l ya c h i e v et 1 1 e 卿o s e o f 也et e r r i t o 巧o f 姐e l dt c s t i n g 1 1 1 i sa p p r o a c hh a s 也r e ed i s t i n c ta d v a n t a g e s ：1 a st 1 1 e 浙江大學(xué)碩士學(xué)位論文 c l e a d yh i e r a r e h yo fm et e m p l a 鈀s 仇l c t u r e ，i t s1 0 wp r o ba _ b i l i 夠t 0m a k e m i s t m 汜s ；2 w b 喲o a d 黟e a t l yr e d u c e 也s a v 通gb m e 鋤dc o s t ；3 w h e nc h a n g e sa r er e q u i r e di ti s e a s i e rt 0c h a n g e t h i sp 印e ff o l l o w e db yac o m b i n a t i o n0 fe n g i n e 砸n gp r a c t i c e ，p r o p o s e san e wt e s t p o l ys 砸n g e rd e f e c tt e s ts t r l l c t u r ea n du s em em e m o d st 0b u i l d 血et c s tc h i p s ，也e y w e r em a l i u f k t u i - e dt o g e t h e ri nao 1 l u mc o p p e rp r o c e s s ，m e nt e s t e di nw a 詫r1 e v e l a r e rt e s t i n ga n da n a l y s i st h er e s u h ，t h ef a c tc o m e st h a tt h en e ws 錒l c t u r ei sb e t t e r 也a n 也ec o n v e n t i o n a lt e s ts 仃u i o t u r e ，a n d 也ef a ( 黼w h i c hc a u s em i sd e f e c tw a sf o u n 也 也ef 0 吼i 吣h a sd e r i v e dn e wd f mm l e st 0c h a m c t e 血噸i t sp r o c e s sl i n e sc 印a b i l 咄 t h ee x p e r i m e n tg r e a t l yc o n t r i b u t e st 0m ef 岫e ri n l p r o v e m e n to ni t sp r o d u c t 姐e l d t h ep r o j e c ta l s o 血l l yd 鋤。璐m 撕n gt 1 1 ef e a s i b i l i 夠o fa l i sm e 也o da n dt h eh i g h e 伍c i e n c yo f 觚sm e t l l o d k e yw o r d s ：t e s ts t m c t l l r e ，y i e l d ，d e f b 鴨a u t o m a t i c a u y 浙江大學(xué)碩士學(xué)位論文 圖表目錄 第一章 圖1 1d r a m 和f i a s h 存儲器主流工藝歷史以及發(fā)展趨勢2 圖1 2 微處理器和專用處理器主流工藝歷史以及發(fā)展趨勢2 圖1 3 一個(gè)光刻過程的典型操作步驟4 圖1 4 成品率與缺陷密度的關(guān)鍵面積模型s 圖1 5 成品率影響因素分類6 圖1 6 無違反設(shè)計(jì)規(guī)則的版圖7 圖1 7 可制造性設(shè)計(jì)流程8 第二章 圖2 1 一個(gè)通孔的蛇形長鏈的例子。1 1 圖2 2 用四點(diǎn)法測試接觸電阻的十字結(jié)構(gòu)1 2 圖2 3 一個(gè)d r a m 陣列的測試結(jié)構(gòu)的例子：。1 3 第三章 圖3 1 用來測試通孔的測試結(jié)構(gòu)1 7 圖3 2 測試結(jié)構(gòu)的基本結(jié)構(gòu)基本單元。1 8 圖3 3 測試結(jié)構(gòu)層次關(guān)系的樹形結(jié)構(gòu)。1 8 圖3 4 通孔的參數(shù)結(jié)構(gòu)2 0 圖3 5 基本單元采用圖形元素的屬性的部分2 1 圖3 6 基本單元采用圖形元素間相對位置約束的部分2 1 第四章 圖4 1 淺溝槽隔離縫隙導(dǎo)致多晶硅縱梁缺陷2 4 圖4 2 淺溝槽隔離過高導(dǎo)致的多晶硅縱梁缺陷2 5 圖4 3 淺溝槽隔離的空洞導(dǎo)致的多晶硅縱梁缺陷2 5 圖4 4 加了有源區(qū)填充物的多晶硅梳狀結(jié)構(gòu)2 7 圖4 5 新測試結(jié)構(gòu)的版圖2 8 圖4 6 一種類型的d r a m 的結(jié)構(gòu)單元一2 9 圖4 7 測試結(jié)構(gòu)層次結(jié)構(gòu)2 9 v i 浙江大學(xué)碩士學(xué)位論文 圖4 8 傳統(tǒng)結(jié)構(gòu)的成品率3 1 圖4 9 新結(jié)構(gòu)的成品率3 2 圖4 1 0 改變a a c o m b s p a c e 時(shí)候新結(jié)構(gòu)的成品率的變化趨勢1 3 2 圖4 1 1 改變a a c o m b s p a c e 時(shí)候新結(jié)構(gòu)的成品率的變化趨勢2 3 3 圖4 1 2 改變c o m b s p a c e 時(shí)候新結(jié)構(gòu)的成品率變化趨勢3 3 圖4 1 3 改變c o m b s p a c e 時(shí)候傳統(tǒng)結(jié)構(gòu)成品率變化趨勢3 4 圖4 1 4a a s p a c e 變化是很兩種結(jié)構(gòu)成品率變化趨勢3 4 ，i i 浙江大學(xué)碩士學(xué)位論文 浙江大學(xué)研究生學(xué)位論文獨(dú)創(chuàng)性聲明 本人聲明所呈交的學(xué)位論文是本人在導(dǎo)師指導(dǎo)下進(jìn)行的研究工作及取得的 研究成果。除了文中特別加以標(biāo)注和致謝的地方外，論文中不包含其他人已經(jīng)發(fā) 表或撰寫過的研究成果，也不包含為獲得浙江大學(xué)或其他教育機(jī)構(gòu)的學(xué)位或 證書而使用過的材料。與我一同工作的同志對本研究所做的任何貢獻(xiàn)均已在論文 中作了明確的說明并表示謝意。 學(xué)位論文作者簽名：簽字日期：年月日 學(xué)位論文版權(quán)使用授權(quán)書 本學(xué)位論文作者完全了解浙江大學(xué)有權(quán)保留并向國家有關(guān)部門或機(jī) 構(gòu)送交本論文的復(fù)印件和磁盤，允許論文被查閱和借閱。本人授權(quán)浙江大學(xué) 可以將學(xué)位論文的全部或部分內(nèi)容編入有關(guān)數(shù)據(jù)庫進(jìn)行檢索和傳播，可以采用影 印、縮印或掃描等復(fù)制手段保存、匯編學(xué)位論文。 ( 保密的學(xué)位論文在解密后適用本授權(quán)書) 學(xué)位論文作者簽名：導(dǎo)師簽名： 簽字日期：年月日簽字日期：年月日 3 浙江大學(xué)碩士學(xué)位論文 1 1 引言 第一章緒論 隨著集成電路( i c ) 在1 9 5 8 年誕生，世界終于進(jìn)入集成電路時(shí)代，至今短 短5 0 余年，卻給世界帶來了天翻地覆的變化，給人們的生活帶來無數(shù)的便利， 電子產(chǎn)品由此豐富多彩。而以此為基礎(chǔ)的i t ( i n f o 那l a t i o nt e c h n o l o g i e s ) 產(chǎn)業(yè) 也迅速發(fā)展，很好的吻合著i n t e l 公司創(chuàng)始人之一的g 0 r d o nm 0 0 r e 提出著名的 摩爾定律：集成電路上單位面積可容納的晶體管數(shù)目，約每隔1 8 個(gè)月便會增加 一倍，性能也將提升一倍，同時(shí)，相同的金錢所能買到的電腦性能，將每隔1 8 個(gè)月翻兩倍以上。 集成電路的集成度按照摩爾定律增長，也就意味著警惕管尺寸也按照摩爾定 律在縮小。圖1 1 圖1 2 為i t r s ( i n t e 璣a t i o n a lt e c h n o l o g yr o a d 腿pf o r s e m i c o n d u c t o r s ) 在2 0 0 9 年給出的從1 9 9 5 年到2 0 2 4 年世界集成電路主流制造 工藝發(fā)展歷史以及趨勢數(shù)據(jù) 1 ，我們可以看到2 0 0 9 年主流制造技術(shù)已經(jīng)降到 4 0 舳一下，并且將繼續(xù)下降到2 2 n m 甚至1 6 衄以下，集成電路工藝已經(jīng)開始全 面進(jìn)入納米時(shí)代。然而更小的特征尺寸也意味在制造過程中缺陷的影響變大，這 對集成電路設(shè)計(jì)以及工藝提出了更高的要求，必須設(shè)計(jì)出更易生產(chǎn)的產(chǎn)品并減少 工藝中缺陷的密度，從而提高產(chǎn)品的成品率，提高工藝的經(jīng)濟(jì)性。這使得集成電 路制造工藝面臨著巨大的挑戰(zhàn)。 1 2 集成電路制造工藝流程 現(xiàn)代集成電路制造工藝所采用的主要手段是采用光刻的方法將集成電路版 圖逐層轉(zhuǎn)移到硅片表面，完成整個(gè)生產(chǎn)過程。如圖1 3 所示，一個(gè)典型的光刻過 程可以大略的分為如下的八個(gè)步 2 ： 氧化層：通過將硅片保留在高純度氧和氫的混合氣體中使硅片整個(gè)表面積淀一層 很薄的s i 0 。氧化層用做絕緣層，同時(shí)也形成晶體管的柵，這一步驟可能 在某些時(shí)候可能跳過。 l 浙江大學(xué)碩士學(xué)位論女 圍1 1d r a m 和f h s b 存儲器主流工藝歷史以及發(fā)展趨勢 圈12 微處理器和專用處理磊主流工藝歷史以豆發(fā)展趨勢 涂光刻膠：由于硅片平整度對整個(gè)光刻過程會產(chǎn)生重大影響，因此首先必須通過 化學(xué)機(jī)械拋光( c h e m i c a lm e c h a n l c a lp o 】i s h i n g ，c 肝) 等手段使基底平 整，然后在其上均勻涂上一層液態(tài)光刻膠通過烘烤使光刻膠轉(zhuǎn)變成固 態(tài)薄膜。 光刻機(jī)曝光：曝光是光刻過程中的關(guān)鍵工序。它把一個(gè)含有圖形的玻璃掩模( 或 浙江大學(xué)碩士學(xué)位論文 光柵) 靠近硅片，掩模上需要加工區(qū)域不透明，其余部分透明( 負(fù)膠， 正膠相反) 。掩模和硅片組合一起在紫外光下曝光，光刻膠在接受光照 后其化學(xué)物理性質(zhì)會發(fā)生變化，變化后負(fù)膠的感光區(qū)域可以抗腐蝕，未 感光區(qū)域則可以用試劑洗去( 正膠相反) 。 顯影和烘干：用酸或者堿顯影硅片，腐蝕掉可以洗去的部分( 負(fù)膠是感光區(qū)域， 正膠是未感光區(qū)域) 。然后將硅片放置在低溫下慢慢烘烤使光刻膠變硬。 液體刻蝕：去掉硅片上未被光刻膠覆蓋的部分材料。這一過程通過使用許多不同 類型的酸、堿溶液和腐蝕劑與要移去的材料作用完成。 清洗干燥：采用一種特殊的工具( 稱為s r d ) 用去離子水清洗硅片，再用氮?dú)飧稍铩?現(xiàn)代半導(dǎo)體器件的微小尺寸使得硅片的清潔變得尤為重要，因而即使在 保持工藝過程始終在超凈室中完成的情況下也無法保證硅片達(dá)到滿意 的清潔度，因而必須不斷的清洗硅片。 工藝加工：在這一過程中，會對硅片暴露的部分進(jìn)行各種加工，比如離子注入、 離子刻蝕或者金屬沉積等。 去光刻膠：用高溫等離子體有選擇的去處剩余的光刻膠以及其他多余物質(zhì)。 注：工藝過程介紹中以負(fù)膠為例。 整個(gè)光刻工藝過程和照相過程十分類似，就是一系列的圖形轉(zhuǎn)移過程，中間 輔以各種工藝加工步驟。在光刻過程中，激光通過掩模將圖形投影到硅片上，而 硅片上的光刻膠感光產(chǎn)生物理化學(xué)變化，從而將整個(gè)圖形轉(zhuǎn)移到硅片上。再經(jīng)過 腐蝕以及工藝加工等處理過程把整個(gè)圖形生產(chǎn)出來。 3 浙江大學(xué)碩士學(xué)位論文 圖1 3 一個(gè)光刻過程的典型操作步驟 l - 3 芯片成品率影響因素 在集成電路的生產(chǎn)過程中，隨時(shí)可能產(chǎn)生缺陷。在掩模版上可能存在缺陷被 直接轉(zhuǎn)移到了硅片上，在光刻轉(zhuǎn)移圖形的過程中也可能由于衍射等原因產(chǎn)生缺 陷，還有可能硅片上出現(xiàn)比如小島、凸起、針孔、凹口等缺陷 3 ，還有互聯(lián)線 變異引起缺陷 4 ，這都有可能導(dǎo)致生產(chǎn)出來的芯片被損壞，從而導(dǎo)致成品率降 低。尤其在進(jìn)入深亞微米時(shí)代后，i c 集成度提高，圖形越來越細(xì)，線條尺寸也越 來越小，在制造過程中引起缺陷的可能性也越來越大。近年來工藝進(jìn)入納米時(shí)代 以后，有人調(diào)查得出現(xiàn)代工藝下，在工藝成熟期前的某段時(shí)間成品率會越來越差， 甚至成品率會低于2 0 5 ，足見現(xiàn)代工藝下成品率之低。 早在半導(dǎo)體制造業(yè)剛剛開始的7 0 年代，就有人提出關(guān)于缺陷方面的特征公式 6 7 ，這個(gè)公式包含兩個(gè)部分，一部分描述了硅片缺陷的影響，另一部分稱為 關(guān)鍵面積，關(guān)鍵面積跟芯片的設(shè)計(jì)以及缺陷的尺寸有很大的關(guān)系，如圖l4 。而 失效的芯片數(shù)目為兩者包圍的面積，即圖中綠色部分。短路和斷路的關(guān)鍵面積 是互補(bǔ)的，大的金屬空白區(qū)意味著大的金屬斷路的關(guān)鍵面積，同時(shí)是小的斷路面 積。 公式1 1 提供了計(jì)算失效芯片數(shù)目的方法。某尺寸的失效芯片數(shù)目 4 浙江大學(xué)碩士學(xué)位論文 = d d ( 功木c 4 ( 曲出 總的失效芯片數(shù)目= ，d 職x ) 翻( x ) 出= ，d o 專木翻( 力出 x x - “ = d o ，專翻( x ) 出= d o 口“ d e d e 黼 o 。膏a 圖1 4 成品率與缺陷密度的關(guān)鍵面積模型 有人據(jù)此將成品率的影響因素分為兩個(gè)部分：固有部分和結(jié)構(gòu)性部分。固有 部分指和具體工藝以及具體生產(chǎn)線相關(guān)的，包括系統(tǒng)偏差以及隨機(jī)缺陷；而結(jié)構(gòu) 性部分是指與芯片具體結(jié)構(gòu)相關(guān)的，包括設(shè)計(jì)中存在的使得芯片容易出現(xiàn)缺陷的 問題等 8 ，如圖1 5 所示，這兩部分的共同作用使得芯片部分芯片失效。 浙江大學(xué)碩士學(xué)位論文 圖1 - s 成品率影響因素分類 1 4 集成電路的可制造性設(shè)計(jì) 制造工藝對成品率以及電路性能的影響可以分為系統(tǒng)偏差以及隨機(jī)缺陷。由 于器件的尺寸縮小到納米級和一體化水平超過十億的規(guī)模，技術(shù)的發(fā)展前景已經(jīng) 成為完全不同于過去。對于一些以前次要的問題，現(xiàn)在不僅僅是影響性能的關(guān)鍵 因素，同時(shí)也是影響成品率的重要因素。對于隨機(jī)缺陷( 如粉塵落在兩條導(dǎo)線間 導(dǎo)致短路，掉在導(dǎo)線上導(dǎo)致斷路) ，在工藝尺寸較大的時(shí)期，造成的成品率損失 很小，而在現(xiàn)代工藝下則很容易造成產(chǎn)品的失效。系統(tǒng)偏差主要是在圖形轉(zhuǎn)移過 程中的失真導(dǎo)致。在設(shè)計(jì)的過程中，由于設(shè)計(jì)者的不同風(fēng)格，出現(xiàn)了各種不同風(fēng) 格版圖，其中必然存在一些存在隱患的版圖，它們在圖形的轉(zhuǎn)移中容易導(dǎo)致失真， 從而導(dǎo)致芯片達(dá)不到性能要求或者是失效。圖表1 6 給出了一個(gè)難以實(shí)施光學(xué)鄰 近修正( 0 p c ) 的例子，在此版圖中，設(shè)計(jì)者沒有違反任何設(shè)計(jì)規(guī)則，然而十幾 生產(chǎn)的產(chǎn)品卻只能有很低的成品率。 在傳統(tǒng)的設(shè)計(jì)模式下，制造者設(shè)定設(shè)計(jì)規(guī)則，設(shè)計(jì)者在遵循這些設(shè)計(jì)規(guī)則的 前提下來設(shè)計(jì)電路。設(shè)計(jì)規(guī)則是設(shè)計(jì)者和制造者之間的接口，它在電路性能、電 路密度與成品率之間提供了一種平衡，使得設(shè)計(jì)者與制造者都可以接受。通過設(shè) 計(jì)規(guī)則，設(shè)計(jì)者可以把精力集中于電路設(shè)計(jì)，在遵循設(shè)計(jì)規(guī)則的前提下盡量提高 電路性能與集成度，而制造者則專注于工藝改進(jìn)。在這種設(shè)計(jì)模式下，集成電路 6 浙江大學(xué)碩士學(xué)位論文 產(chǎn)業(yè)迅速發(fā)展。然而隨著工藝的進(jìn)步和設(shè)計(jì)復(fù)雜度的增加，版圖設(shè)計(jì)規(guī)則的數(shù)目 也呈爆炸性增長。不僅如此，版圖設(shè)計(jì)規(guī)則建立的約束條件有時(shí)難以覆蓋所有的 圖形結(jié)構(gòu)，甚至有時(shí)候設(shè)計(jì)規(guī)則之間出現(xiàn)沖突，因而必須改變傳統(tǒng)的設(shè)計(jì)模式。 現(xiàn)在，一種全新的設(shè)計(jì)模式被提了出來：設(shè)計(jì)者根據(jù)設(shè)計(jì)規(guī)則設(shè)計(jì)好了的產(chǎn)品需 要通過制造者的可制造型檢驗(yàn)，有時(shí)甚至要估算產(chǎn)品成品率達(dá)到一定值，否則產(chǎn) 品將返回給設(shè)計(jì)者，設(shè)計(jì)者根據(jù)制造者提出的建議改進(jìn)設(shè)計(jì)，從而提高產(chǎn)品的成 品率。這被稱為可制造型設(shè)計(jì) 9 1 0 。 圖1 6 無違反設(shè)計(jì)規(guī)則的版圖 在可制造型的設(shè)計(jì)的要求下，制造者不僅需要提供設(shè)計(jì)規(guī)則，還需要根據(jù)設(shè) 計(jì)者提供的電路來檢測實(shí)際產(chǎn)品的性能和估算成品率，并給出改進(jìn)的建議。因而 在可制造設(shè)計(jì)的情況下，整個(gè)流程形成一種螺旋式循環(huán)，直到滿足要求，圖1 7 描述了這種設(shè)計(jì)方式 1 1 。在這個(gè)過程中，制造者需要進(jìn)行大量的測試，以找出 可能導(dǎo)致產(chǎn)品失效的設(shè)計(jì)方式，最終產(chǎn)生可制造性設(shè)計(jì)規(guī)則。在設(shè)計(jì)者采用可制 造性設(shè)計(jì)規(guī)則設(shè)計(jì)出產(chǎn)品后，制造者還需要根據(jù)產(chǎn)品版圖設(shè)計(jì)出特定的結(jié)構(gòu)進(jìn)行 先期測試，并根據(jù)測試結(jié)果進(jìn)行模擬仿真，預(yù)測產(chǎn)品的成品率。 同時(shí)，在新的工藝開始實(shí)施的時(shí)候，會設(shè)計(jì)大量的測試結(jié)構(gòu)，來測試心工藝 的性能參數(shù)等。測試的工作會一直伴隨著整個(gè)工藝的生命周期，是一個(gè)長期并且 重要的過程。 實(shí)際生產(chǎn)中，每次測試需要的測試結(jié)構(gòu)甚至高達(dá)數(shù)千個(gè)，版圖構(gòu)建的工作量 巨大這對測試工作提出了巨大挑戰(zhàn)，要無差錯(cuò)的構(gòu)建數(shù)千個(gè)測試結(jié)構(gòu)并完成布局 布線，這對所有工藝廠商來說都是一個(gè)嚴(yán)峻的問題。 7 浙江大學(xué)碩士學(xué)位論文 皇 由制逑者實(shí)施 一【版隰改動(dòng) l重 o ( d 躚3 = = j 一 = = = ： = l 姍3霞闐 = = 一 i 曩扛 = = = ： l 嗷3 1 一 = = 一 = j 篁 f 掩模制造3 ：j 一 一 ：= 一 = 圖1 7 可制造性設(shè)計(jì)流程 1 5 論文的研究內(nèi)容、創(chuàng)新點(diǎn)以及論文安排 本文的主要研究內(nèi)容是集成電路成品率測試結(jié)構(gòu)自動(dòng)實(shí)現(xiàn)與研究。本文的 主要?jiǎng)?chuàng)新點(diǎn)可以大致的分為如下的幾個(gè)方面： 1 分析總結(jié)了成品率的計(jì)算方法以及影響因素。總結(jié)了影響成品率的兩大因素， 并分析了其具體包含內(nèi)容。 2 分析總結(jié)了成品率測試結(jié)構(gòu)的種類與用途，并對各種類進(jìn)行了詳細(xì)的舉例與 分析。 3 介紹了常規(guī)的測試版圖完成方法，并基于此提出了一種全新的高效率的自動(dòng) 實(shí)現(xiàn)測試版圖的方法：在參數(shù)化的基礎(chǔ)上自動(dòng)完成版圖的設(shè)計(jì)。 4 結(jié)合了工程實(shí)際，采用提出的方法設(shè)計(jì)出了一組o 1 1 u m 的銅工藝的關(guān)于多晶 硅縱梁缺陷測試版圖，測試后找到了導(dǎo)致多晶硅縱梁缺陷的主要原因，并得 到了新的設(shè)計(jì)規(guī)則。 本文余下部分的內(nèi)容組織如下：第二章集成電路成品率測試方法以及測試結(jié) 構(gòu)，第三章提出了集成電路成品率測試結(jié)構(gòu)的自動(dòng)實(shí)現(xiàn)方法，第四章結(jié)合實(shí)際工 程，采用第三章提出的方法設(shè)計(jì)出多晶硅縱梁缺陷的測試版圖，并分析了測試的 結(jié)果。第五章是結(jié)論與展望。 8 浙江大學(xué)碩士學(xué)位論文 1 6 本章小結(jié) 深亞微米以及納米級的集成電路給集成電路制造工藝帶來了巨大的挑戰(zhàn)，系 統(tǒng)缺陷與隨機(jī)缺陷對產(chǎn)品成品率影響更加嚴(yán)重，版圖的設(shè)計(jì)風(fēng)格也開始對成品率 產(chǎn)生重大影響，為了降低這些影響，可制造性設(shè)計(jì)被提了出來?？芍圃煨栽O(shè)計(jì)加 強(qiáng)了設(shè)計(jì)者與制造者之間的交流，但是同時(shí)也使得測試變得更為重要，在提取可 制造性設(shè)計(jì)規(guī)則的過程中必須設(shè)計(jì)大量的測試結(jié)構(gòu)，通過測試得到可制造性設(shè)計(jì) 規(guī)則。這對測試結(jié)構(gòu)的實(shí)現(xiàn)速度與質(zhì)量提出了更高的要求。本章的最后討論了論 文的主要研究內(nèi)容以及論文的組織。 9 浙江大學(xué)碩士學(xué)位論文 第二章集成電路成品率測試測試結(jié)構(gòu)用途以及種類 對于現(xiàn)代的半導(dǎo)體制造商而言，成品率是極其重要的影響因素，成品率的高 低直接影響著產(chǎn)品的生產(chǎn)成本，從而間接影響了產(chǎn)品的競爭力，因而對于任何一 家半導(dǎo)體制造，都要盡可能的提高產(chǎn)品的成品率。而提高成品率很重要的一個(gè)方 法途徑是測試。 在現(xiàn)代集成電路的工藝中，測試已經(jīng)是很重要的一環(huán)。通過設(shè)計(jì)特定的測試 結(jié)構(gòu)，可以測試出相應(yīng)工藝部分的缺陷密度以及性能等，并做出針對性的改進(jìn)， 甚至利用特定的測試結(jié)構(gòu)，提取工藝的參數(shù)性能，最終達(dá)到提高成品率的目的。 2 1 測試結(jié)構(gòu)種類 2 1 1 光學(xué)檢測結(jié)構(gòu) 光學(xué)檢測結(jié)構(gòu)包括一些掩模版的標(biāo)記，蝕刻窗口結(jié)構(gòu)等 1 2 在窗口測試結(jié) 構(gòu)被引入到半導(dǎo)體工藝中之前，每一個(gè)工藝節(jié)點(diǎn)的刻蝕厚度以及觀測區(qū)域是一個(gè) 很難決定的問題，所有工藝廠商都需要對工程師進(jìn)行這方面的培訓(xùn)，以期能夠知 道余下的二氧化硅厚度或者是多晶硅是否有殘余。這些結(jié)構(gòu)提供了一個(gè)觀測的窗 口，通過觀測這些結(jié)構(gòu)來確定刻蝕的厚度是否達(dá)到?？梢栽O(shè)計(jì)一些的結(jié)構(gòu)接觸或 者通孔結(jié)構(gòu)用來檢測刻蝕過程中二氧化硅的刻蝕量，如在多晶硅上的接觸可以用 來檢測多晶硅上二氧化硅是否被刻蝕完畢，在場氧化區(qū)上的接觸可以用來測量整 個(gè)二氧化硅被刻蝕的厚度。整體來說，每一種新工藝都需要設(shè)計(jì)一些這樣的窗口 結(jié)構(gòu)，并放置于芯片特定區(qū)域提供給每一個(gè)工藝節(jié)點(diǎn)做檢測之用。 2 1 2 基本的幾何圖形檢測結(jié)構(gòu) 一些在測試結(jié)構(gòu)中最常見的測試結(jié)構(gòu)，都是一些基本的幾何結(jié)構(gòu)，如蛇形結(jié) 構(gòu)，梳狀結(jié)構(gòu)，接觸與通孔陣列等 1 3 1 4 1 5 1 6 。這些結(jié)構(gòu)一般是用來測試 各層之間的短路或短路，甚至通孔的性能。通過短路斷路情況的檢測，可以得到 特定工藝的在某層的隨機(jī)缺陷密度，從而根據(jù)這些數(shù)據(jù)調(diào)節(jié)改善工藝的性能。 l o 浙江大學(xué)碩士學(xué)位論文 m e t a i2m e t a i1 v i a s 圖2 1 一個(gè)通孔的蛇形長鏈的例子 圖2 1 是金屬l 和金屬2 之間通孔長鏈的例子 1 7 ，這個(gè)結(jié)構(gòu)是用來評價(jià)在 高密度的c m o s 工藝中通孔的可靠性以及對成品率的影響情況。對一個(gè)特定工藝 而言，通孔的性能對整個(gè)產(chǎn)品成品率影響非常大，尤其是在只采用一個(gè)通孔連接 的情況下，如果通孔出現(xiàn)短路概率過高，整個(gè)產(chǎn)品成品率將非常低。通過測試長 鏈的斷路情況，可以得到通孔斷路情況，從而對工藝通孔性能進(jìn)行評估，并根據(jù) 評估結(jié)果進(jìn)行改進(jìn)。 2 1 3 電學(xué)性能檢測結(jié)構(gòu) 電學(xué)性能如特定層的方塊電阻，接觸與通孔的電阻，寄生電容等等是條生 產(chǎn)線的關(guān)鍵參數(shù)，電學(xué)性能的好壞直接決定了該工藝的性能好壞【1 8 】【1 9 兒2 0 】【2 1 】。 通過設(shè)計(jì)一些特定的結(jié)構(gòu)，來測量電學(xué)性能，通過大量的測試結(jié)構(gòu)得到該電學(xué)性 能參數(shù)，得到該電學(xué)性能的同時(shí)根據(jù)測試結(jié)果來改進(jìn)工藝，提高工藝性能。圖 2 2 是一個(gè)用四點(diǎn)法測試接觸電阻的十字結(jié)構(gòu)，改變這個(gè)結(jié)構(gòu)的層，就可以用來 測試通孔的電阻了，如把p 0 1 換成m e l ，m e l 換成m e 2 ，c o n t 換成v i a l 就可 以用來測試v i a l 的電阻了。同時(shí)對這個(gè)結(jié)構(gòu)稍做改進(jìn)也可以用來測試金屬層的 1 1 新江大學(xué)硬士學(xué)位論文 _ ：= ) _ _ t 衛(wèi)一 田! 】 由22 用四點(diǎn)法測試接觸電阻的十字結(jié)構(gòu) 方塊電阻f 2 2 1 。四點(diǎn)測電阻的方法是在左右兩端通電流，然后在上下兩端測量其 電壓，由電壓與電流可以得到其電阻。這種方法可以排除兩端導(dǎo)線的干擾，得到 接觸或者通孔的真實(shí)電阻。 2 14d r 從、s r 塒和晶體管陣列等 對于生產(chǎn)工藝，隨機(jī)缺陷時(shí)影響其產(chǎn)品成品率的重要因素。雅機(jī)缺陷有大有 小，大的缺陷由于其覆蓋的面積比較大，因而更容易引發(fā)失效，造成成品率下降； 但另一方面，小的缺陷發(fā)生的概率比大的缺陷要大得多，這可能導(dǎo)致其對成品率 的影響比大的缺陷更大。這樣說來，提取工藝中缺陷的大小及其分布概率就變得 很重要了。通常提取工藝的缺陷大小及其分布概率的方法是用一系列的基本幾何 圖形的測試結(jié)構(gòu)來測試，通過大量的測試得到缺鵝大小及其分布概率。然而這種 方法存在很大的缺陷，首先是基本幾何圖形的測試結(jié)構(gòu)都比較小，一個(gè)結(jié)構(gòu)覆蓋 范圍較小，并且只是一些重復(fù)的結(jié)構(gòu)甚至可能只是用到工藝步驟中幾個(gè)步騾而 已，和實(shí)際的產(chǎn)品相差甚大。這導(dǎo)致測試得到的結(jié)果并不是實(shí)際產(chǎn)品時(shí)候的真實(shí) 結(jié)果；其次為了得到缺陷的精確尺寸，需要采用的測試結(jié)構(gòu)非常多，嚴(yán)重的浪費(fèi) 。，。篡。鼉雌，彝 孽、牛毒，o墨， 浙扛大學(xué)碩學(xué)位論文 了晶圓面積，直接導(dǎo)致成本增加【2 剮。 采用d r a m 、s r a m 或者晶體管陣列測試則能夠有效的解決上述兩個(gè)問蹶。 d r a m 、s r a m 以及晶體管都是實(shí)際產(chǎn)品，與生產(chǎn)產(chǎn)品的工藝過程完全相同，晶 體管是現(xiàn)代集成電路產(chǎn)品的基本結(jié)構(gòu)，而d r a m 和s r a m 經(jīng)常在產(chǎn)品中采用作為 存儲結(jié)構(gòu)，它們能夠最大限度的模擬真實(shí)產(chǎn)品的工藝過程【2 4 】。同時(shí)s r a m 、d r a m 或者晶體管的陣列可以做得根大，這樣可以就可以節(jié)省晶圓面積了。圖23 是一 個(gè)d r a m 陣列的測試結(jié)構(gòu)的例子。 溪 瓣撩瀨黲黲灝躺。 ； 鬻鯊弊； 穗鞭簸黲甄穩(wěn)霹薅露蕊 。 1 熟霧慧瑚縫醴黧! 轡 ： 雹矮鯔露磷鞲蠹罐巨 蒸矮黼 嘲鬻囂黼? - 冀舞囪劈刪j 圈2 3 一個(gè)d r a m 陣列的測試結(jié)柯的例子 d r a m 、s r a m 或者晶體管通常設(shè)計(jì)成較大的陣列，通過特定的方式連接起 來，測試其斷路或者短路，最后得到大量的測試數(shù)據(jù)。根據(jù)這些數(shù)據(jù)得到缺陷大 小及其分布概率，接下來這些數(shù)據(jù)就可以用來分析產(chǎn)品成品率情況。 215 分立式元器件 分立式元器件包括晶體管、二極管、電阻和電容等。這些元器件是集成電路 產(chǎn)品的基本單元，它們的性能直接影響著產(chǎn)品的性能。對于這些元器件，不僅需 要設(shè)計(jì)特定的結(jié)構(gòu)來測試失效的概率，還必須測試其性能包括寄生參數(shù)等。比 如對于晶體管，在c m o s 工藝中式最基本的元器件，要檢測的內(nèi)容就包括源漏漏 電流、結(jié)電容、襯底電壓等一系列。對于電阻，在數(shù)字電路與模擬電路中均有應(yīng) 用。 1 3 浙江大學(xué)碩士學(xué)位論文 對于這些測試結(jié)構(gòu)，測試版圖就是一個(gè)完好的元器件，并用引腳連出來，然 后設(shè)計(jì)測試算法對其要測試的性能參數(shù)進(jìn)行測試。這些元器件的性能綜合到一起 成為整個(gè)工藝的產(chǎn)品性能，因而這個(gè)測試成為提取工藝參數(shù)的重要方法。 2 1 6 其它特殊的測試電路 針對可制造性設(shè)計(jì)，制造者往往需要根據(jù)產(chǎn)品來設(shè)計(jì)一些正對性的結(jié)構(gòu)來測 試產(chǎn)品的性能，有時(shí)候某些特殊的結(jié)構(gòu)在工藝中容易導(dǎo)致失效，這更需要設(shè)計(jì)一 些特定的結(jié)構(gòu)來測試這些失效發(fā)生的具體環(huán)境以及發(fā)生的概率。在集成電路進(jìn)入 深亞微米以及納米時(shí)代后，這些測試結(jié)構(gòu)應(yīng)用非常廣泛，文獻(xiàn)【2 5 】就描述了一種 特殊的c m o s 測試芯片用來測試j e s s i 的設(shè)計(jì)規(guī)則。文獻(xiàn)【2 6 】提出了一種新型的用 來測試場效應(yīng)晶體管中熱載流子可靠性。后文第四章中也介紹了一種新穎的用來 測試多晶硅縱梁缺陷的例子。 2 2 測試結(jié)構(gòu)用途 測試結(jié)構(gòu)種類繁多，一般對于一片測試芯片而言，往往具有多種種類，不同 種類往往有不同用途，同時(shí)即使是相同種類測試結(jié)構(gòu)，其設(shè)計(jì)的不同也有不同的 用途。 2 2 1 檢測缺陷密度并預(yù)測成品率 在上一章中有一個(gè)公式：某尺寸的失效芯片數(shù)目= d d ( 曲奉翻威，從這個(gè) 公式可以看出缺陷密度非常重要，根據(jù)缺陷密度再結(jié)合具體產(chǎn)品的尺寸，可以估 算出產(chǎn)品的成品率。為了檢測缺陷密度，通常都是設(shè)計(jì)大量的基本的幾何圖形檢 測結(jié)構(gòu)，這些結(jié)構(gòu)很多情況下僅僅檢測短路與斷路的情況，然后得到缺陷的尺寸 與其分布概率。上一節(jié)中已經(jīng)提到，這種測試的方法存在沒有模擬實(shí)際情況以及 成本過高兩個(gè)問題，因而很多時(shí)候是采用d i 洲、s i 洲或者晶體管陣列來完成這 個(gè)測試，這樣可以得到更加精確的缺陷尺寸與其分布概率。在得到這些缺陷尺寸 及分布概率后就可以結(jié)合具體的產(chǎn)品來預(yù)測其成品率了。 1 4 浙江大學(xué)碩士學(xué)位論文 2 2 2 優(yōu)化生產(chǎn)線 在工藝建立后，需要有一些輔助生產(chǎn)的結(jié)構(gòu)用來保證生產(chǎn)的正確進(jìn)行，如窗 口結(jié)構(gòu)就屬于這一用途；同時(shí)在工藝發(fā)展過程中必須不斷的提高工藝的性能，因 此需要經(jīng)常做一些測試來了解工藝的性能瓶頸，像一些分立元器件的結(jié)構(gòu)經(jīng)常會 設(shè)計(jì)出來，功過測試查找出此工藝中這些器件的性能不足之處，并加以改進(jìn)，而 某些特定的測試結(jié)構(gòu)也會被設(shè)計(jì)出來，用來查找特定的缺陷，并加以改進(jìn)，甚至 按照可制造性設(shè)計(jì)的要求盡量在產(chǎn)品中避免類似這些結(jié)構(gòu)的環(huán)境出現(xiàn)。 2 2 3 提取新工藝參數(shù) 在工藝廠商提供的標(biāo)準(zhǔn)單元庫中，必須有每個(gè)單元的詳細(xì)參數(shù)，包括面積、 功耗、延時(shí)、寄生電容、寄生電阻、寄生電阻等，這些參數(shù)都需要通過大量的與 標(biāo)準(zhǔn)單元相同的測試結(jié)構(gòu)，包括大量的分立式元器件。同時(shí)工藝廠商還要提供諸 如接觸、通孔的電阻，金屬單線的方塊電阻等，前文所述的電學(xué)性能測試結(jié)構(gòu)都 是用來做此用途。 2 3 本章小結(jié) 本章總結(jié)了測試結(jié)構(gòu)的種類與用途，并予以舉例說明。測試結(jié)構(gòu)大致可分為 六種類型：光學(xué)檢測結(jié)構(gòu)、基本的幾何圖形檢測結(jié)構(gòu)、電學(xué)性能檢測結(jié)構(gòu)、d r a m 、 s r a m 和晶體管陣列等、分立式元器件與其它特殊的測試電路。測試結(jié)構(gòu)用途有： 檢測缺陷密度并預(yù)測成品率、優(yōu)化生產(chǎn)線與提取新的工藝參數(shù)。 浙江大學(xué)碩士學(xué)位論文 第三章集成電路成品率測試結(jié)構(gòu)自動(dòng)實(shí)現(xiàn) 3 1 完成測試版圖的傳統(tǒng)方法 在傳統(tǒng)的方法中，在明確測試要求后并設(shè)計(jì)出需要的測試結(jié)構(gòu)種類后，根據(jù) 測試結(jié)構(gòu)的種類給出每種類型的數(shù)量，以及它們的具體尺寸規(guī)格，然后和由工程 師在版圖軟件中一個(gè)一個(gè)的畫出來。一般來說，測試版圖中測試結(jié)構(gòu)規(guī)模龐大， 工程師手工完成版圖費(fèi)時(shí)費(fèi)力，并且這其中無法保證完成的結(jié)構(gòu)的質(zhì)量。并且每 一個(gè)結(jié)構(gòu)中的元素可能呈扁平化排布，導(dǎo)致整個(gè)版圖文件層次結(jié)構(gòu)不是很分明， 版圖文件很大，這給之后的設(shè)計(jì)規(guī)則檢查( d r c ) 也帶來了不便。 3 2 測試版圖的自動(dòng)實(shí)現(xiàn)方法 基于傳統(tǒng)方法的弊端，新的方法被提了出來參數(shù)化自動(dòng)實(shí)現(xiàn)版圖方式。 與傳統(tǒng)的方法不同的是，這種方法首先將測試結(jié)構(gòu)參數(shù)化，即測試結(jié)構(gòu)的尺寸不 再是一個(gè)固定的量，而是一個(gè)變量，例如構(gòu)建一個(gè)晶體管的測試結(jié)構(gòu)，晶體管的 溝道寬度不再是給一個(gè)具體值，而是設(shè)定一個(gè)變量( 可以命名為w i d t h ) ，以這 個(gè)參數(shù)為約束晶體管的溝道寬度將晶體管實(shí)現(xiàn)。并且在實(shí)現(xiàn)測試結(jié)構(gòu)的時(shí)候十分 注重測試結(jié)構(gòu)的層次，以期達(dá)到結(jié)構(gòu)中基本元素的重復(fù)利用。在這種方法中，版 圖的構(gòu)建過程不再是直接畫出目標(biāo)版圖，而是先構(gòu)建一個(gè)基本的結(jié)構(gòu)，可以稱為 模板結(jié)構(gòu)，此模板結(jié)構(gòu)描述出了測試結(jié)構(gòu)的形狀，其形狀由大量的參數(shù)約束實(shí)現(xiàn)。 在構(gòu)建此結(jié)構(gòu)的過程中，每一個(gè)子單元首先必須選中一個(gè)元素作為參考元素，接 下來其他所有的元素以此元素作為參考，約束其與參考元素之間的相對距離達(dá)到 確定其形狀的目的。完成模板結(jié)構(gòu)后再對此模板結(jié)構(gòu)大規(guī)模的實(shí)例化，在實(shí)例化 的過程其實(shí)就是對其中的參數(shù)賦予不同值的過程，這樣就可以產(chǎn)生大量滿足需求 的實(shí)際結(jié)構(gòu)，整個(gè)過程以軟件的方式實(shí)現(xiàn)，最終能夠快速實(shí)現(xiàn)大規(guī)模的測試版圖， 而主要的工作量卻僅僅在建立模板結(jié)構(gòu)上。 浙江大學(xué)碩學(xué)位論文 圍31 甩來蔫試通孔的測試結(jié)構(gòu) 圖3l 是一種用來測試通孔的測試結(jié)構(gòu)，接下來將會以這個(gè)結(jié)構(gòu)為例子來說 明整個(gè)版圖的參數(shù)化自動(dòng)實(shí)現(xiàn)方式。 32 1 測試結(jié)構(gòu)層次化 為了更好的實(shí)現(xiàn)整個(gè)結(jié)構(gòu)，首先對測試結(jié)構(gòu)作一定分析確定其層次結(jié)構(gòu)， 這樣明確整個(gè)測試結(jié)構(gòu)的構(gòu)建方法，并盡可能讓版圖中單元重復(fù)使用，減小版圖 的大小，同時(shí)為后面參數(shù)化整個(gè)結(jié)構(gòu)做準(zhǔn)備。 對于此結(jié)構(gòu)很容易確認(rèn)其基本結(jié)構(gòu)，圖32 描述了此結(jié)構(gòu)的基本結(jié)構(gòu)單元。 以此基本單元做若干行列的重復(fù)就可以得到整個(gè)測試結(jié)構(gòu)的大致結(jié)構(gòu)，因而此基 本單元為整個(gè)測試結(jié)構(gòu)的子單元。當(dāng)然還有上下兩端連接長鏈的部分、連接 d u 皿y 的部分以及右側(cè)需要對長鏈做補(bǔ)充的部分，這些也是重復(fù)的部分，應(yīng)該作 為獨(dú)立的單元。 浙江大學(xué)碩士學(xué)位論文 圍3z 測試結(jié)構(gòu)舶基本結(jié)構(gòu)基本單元 對測試結(jié)構(gòu)的基本單元在做分析，發(fā)現(xiàn)測試單元中的通孔為重復(fù)結(jié)構(gòu)，因而 這些通孔可以作為獨(dú)立的單元它是基本單元的子單元。并且在上下端連接以及 長鏈補(bǔ)充這三個(gè)單元中也存在通孔，因而它也是它們的子單元。 圖33 描述了整個(gè)測試結(jié)構(gòu)層次關(guān)系的樹形結(jié)構(gòu)。通過這個(gè)結(jié)構(gòu)，可以清楚 的看出在構(gòu)建模板結(jié)構(gòu)的時(shí)候的順序以及方法。采用自下而上的方法，首先構(gòu)建 通孔單元，然后畫出基本單元、上下端連接、o u m m y 連接以及長鏈補(bǔ)充單元， 最后由這些單元完成整個(gè)測試結(jié)構(gòu)的構(gòu)建。 田33 測試結(jié)構(gòu)層次關(guān)系的樹形結(jié)構(gòu) l b 一妻蓍呈一一i寧二二謇 圓團(tuán)囫 浙江大學(xué)碩士學(xué)位論文 到此，整個(gè)結(jié)構(gòu)的層次分析完成，在有了基本的層次分析之后，可以開始結(jié) 構(gòu)的參數(shù)化過程。 3 2 2 測試結(jié)構(gòu)參數(shù)化 對于一個(gè)測試結(jié)構(gòu)，參數(shù)化的目的是使一個(gè)約束可以在不同的實(shí)例中有不同 的值，這樣就可以產(chǎn)生相同類型的不同結(jié)構(gòu)。例如，要測試一個(gè)晶體管溝道寬度 對晶體管性能的影響，則必須設(shè)計(jì)一系列不同溝道寬度的晶體管，因而必須將溝 道寬度定義成一個(gè)參數(shù)。當(dāng)然，如果要做到一個(gè)結(jié)構(gòu)足夠的靈活，則必須盡可能 的將確定其版圖形狀的因素定義成參數(shù)?？偠灾?，參數(shù)和一些常量共同組成了 確定模板結(jié)構(gòu)形狀的約束條件。 在此結(jié)構(gòu)中，版圖有三層構(gòu)成，m e 2 、v 1 2 和m e 3 ，考慮到這個(gè)測試結(jié)構(gòu)有 可能應(yīng)用于其他的層，所以首先將層參數(shù)化，定義三個(gè)類型為層的參數(shù)， l 0 w e r l a y e r ，v i a l a y e r 和u p p e r l a y e r ，并對其賦初始值，在整個(gè)模板結(jié)構(gòu)的建立 過程中，會采用初始值畫出模板版圖，以方便檢查。然后依據(jù)模板結(jié)構(gòu)的層次結(jié) 構(gòu)開始自下而上對模板結(jié)構(gòu)進(jìn)行參數(shù)化。對于通孔，需要參數(shù)v i a s i z e x 、v i a s i z e y 兩個(gè)參數(shù)確定其形狀。對于基本單元?jiǎng)t需要比較多的參數(shù)來確定其形狀，比如一 個(gè)比較關(guān)鍵的參數(shù)是通過d u m m y 上通孔的行數(shù)與列數(shù)來確定通孔個(gè)數(shù)，另外還 需要一些參數(shù)來確定不同層次之間的相對位置，或者是不同圖形元素之間的相對 位置，這些都需要建立參數(shù)。根據(jù)這個(gè)方法建立整個(gè)參數(shù)表，參數(shù)表的標(biāo)準(zhǔn)是通 過這些參數(shù)可以確定整個(gè)結(jié)構(gòu)的形狀。 3 2 3 構(gòu)建模板結(jié)構(gòu) 建立參數(shù)表后，可以采用這些參數(shù)來構(gòu)建模板結(jié)構(gòu)了。采用自下而上的方法， 首先構(gòu)建最下的單元，然后是中間的基本單元、上下端連接、d u m m y 連接和長 鏈補(bǔ)充，最后構(gòu)成一個(gè)完成的結(jié)構(gòu)。 在參數(shù)化的過程中，還有兩種重要的手段： 1 圖形元素的屬性，它可以用參數(shù)或者常數(shù)的方式指定圖形元素的尺寸、層次 與位置。設(shè)定了圖形元素的屬性后，軟件會自動(dòng)計(jì)算出設(shè)定值大小，然后產(chǎn) 生相應(yīng)尺寸、層次與位置的圖形元素。 】9 浙江大學(xué)碩士學(xué)位論文 2 圖形元素間相對位置的約束，它可以用參數(shù)或者是常數(shù)的方式指定兩個(gè)元素 相對位置，此約束有三個(gè)組成部分：設(shè)定值、參考圖形元素與目標(biāo)圖形元素。 兩個(gè)圖形元素間設(shè)定了此約束后，軟件會首先計(jì)算出設(shè)定值大小然后參考 圖形元素位置保持不變，將目標(biāo)圖形元素移動(dòng)到相應(yīng)的位置。 圈34 為通孔單元的參數(shù)化構(gòu)建圖，單元名稱為v 此結(jié)構(gòu)單元僅需要指 定通孔方塊的屬性就可以實(shí)現(xiàn)。設(shè)定通孔的寬度為v l a s 船x ，通孔的高度是 v i a s i z “，層次是v i a l a v e r 。自動(dòng)構(gòu)圖軟件