2009計算機組成原理期末考試A卷.doc

;. 信息學院本科生20082009學年第2學期計算機組成原理課程期末考試試卷（A卷）一 、選擇題（本題共30分，每小題1.5分）1. 馮諾伊曼計算機中指令和數(shù)據(jù)均以二進制形式存放在存儲器中，CPU區(qū)分它們的依據(jù)是_。A指令操作碼的譯碼結果B指令和數(shù)據(jù)的尋址方式C指令周期的不同階段D指令和數(shù)據(jù)所在的存儲單元2. IEEE754標準32位浮點數(shù)格式中，符號位為1位，階碼為8位，尾數(shù)為23位，則它所能表示的最大規(guī)格化正數(shù)為_。A（2223）2127B（1223）2127C（2223）2225D21272233. 4片74181ALU和1片74182CLA器件配合，具有如下進位傳遞功能_。A行波進位B組內先行進位，組間先行進位C組內先行進位，組間行波進位D組內行波進位，組間先行進位4. 在規(guī)格化數(shù)表示中，保持其它方面不變，將階碼部分的移碼表示改為補碼表示，將會使數(shù)的表示范圍_。A增大B減少C不變D以上都不對5. 動態(tài)RAM的刷新是以_為單位進行的。A存儲單元B行C列D存儲位6. 某計算機的Cache共有16塊，采用2路組相聯(lián)映射方式（即每組2塊）。每個主存塊大小為32字節(jié)，按字節(jié)編址。主存129號單元所在主存塊應裝入到Cache的組號是_。A0B2C4D67. 假設某計算機的存儲系統(tǒng)由Cache和主存組成。某程序執(zhí)行過程中訪存1000次，其中訪問Cache缺失（未命中）50次，則Cache的命中率是_。A5 B9.5C50D958. 計算機的存儲器采用分級存儲體系的主要目的是_。A便于讀寫數(shù)據(jù)B減小機箱的體積C便于系統(tǒng)升級D解決存儲容量、價格和存取速度之間的矛盾9. 下列關于RISC的敘述中，錯誤的是_。ARISC普遍采用微程序控制器BRISC大多數(shù)指令在一個時鐘周期內完成CRISC的內部通用寄存器數(shù)量相對CISC多DRISC的指令數(shù)、尋址方式和指令格式種類相對CISC少10. 某計算機的指令流水線由4個功能段組成，指令流經(jīng)各功能段的時間（忽略各功能段之間的緩存時間）分別為90ns、80ns、70ns和60ns，則該計算機的CPU時鐘周期至少是_。A90nsB80nsC70nsD60ns11. 某機器字長16位，主存按字節(jié)編址轉移指令采用相對尋址，由兩個字節(jié)組成，第一字節(jié)位操作碼字段，第二字節(jié)為相對位移量字段。假定取指令時，每取一個字節(jié)PC自動加1。若某轉移指令所在主存地址為2000H，相對位移量字段的內容為06H，則該轉移指令成功轉移后的目標地址是_。A2006HB2007HC2008HD2009H12. 寄存器間接尋址方式中，操作數(shù)處于_中。A通用寄存器B主存單元C程序計數(shù)器D堆棧13. 假設某系統(tǒng)總線在一個總線周期中并行傳輸4字節(jié)信息，一個總線周期占用2個時鐘周期，總線時鐘頻率為10MHz，則總線帶寬是_。A10MB/sB20 MB/sC40 MB/sD80 MB/s14. 以RS-232為接口，進行7位ASCII碼字符傳送，帶有一位奇校驗位和兩位停止位，當波特率為9600波特時，字符傳送速率為_。A960B873C1371D48015. 中斷向量地址是_。A子程序入口地址B中斷服務程序入口地址C中斷服務程序入口地址的地址D中斷返回地址16. 下列不屬于程序控制指令的是_。A無條件轉移指令B條件轉移指令C中斷隱指令D循環(huán)指令17. DMA方式中，周期“竊取”是竊取一個_。A指令周期BCPU周期C存取周期D時鐘周期18. 采用擴展操作碼的重要原則是_。A操作碼長度可變B使用頻度高的指令采用短操作碼C使用頻度低的指令采用短操作碼D滿足整數(shù)邊界原則19. 微程序存放在_中。A內存儲器B控制存儲器C通用寄存器D指令寄存器20. 為提高存儲器存取效率，在安排磁盤上信息分布時，通常是_。A存滿一面，再存另一面B盡量將同一文件存放在一個扇區(qū)或相鄰扇區(qū)的各磁道上C盡量將同一文件存放在不同面的同一磁道上D上述方法均有效二 、（本題共18分）已知被乘數(shù)，乘數(shù)。試按規(guī)格化浮點乘法規(guī)則，求。要求：階碼用移碼4位（含1位符號）表示，尾數(shù)用補碼6位（含1位符號）表示。寫出計算步驟和豎式，用補碼一位乘法比較（Booth）乘法規(guī)則計算尾數(shù)乘積。三 、（本題共17分）某機器中，已知配有一個地址空間位0000H1FFFH（16進制）字長16位的ROM區(qū)域?，F(xiàn)在再用RAM芯片（8K8位）形成16K16位的RAM區(qū)域，起始地址為2000H。假設RAM芯片有和信號控制端。CPU地址總線為A15A0，數(shù)據(jù)總線為D15D0，控制信號為（讀寫），（當存儲器進行讀或寫操作時，該信號指示地址總線上的地址是有效的）。要求按步驟畫出存儲器與CPU的連接圖（包括地址譯碼方案）。四 、（本題共15分）設某機有4個中斷源1、2、3、4，其響應優(yōu)先級按1234降序排列，現(xiàn)要求將中斷處理次序改為4132。要求寫出各中斷源的屏蔽字，并根據(jù)下圖給出的4個中斷源的請求時刻，畫出CPU執(zhí)行程序的軌跡（設每個中斷源的中斷服務程序時間均為20us）。五 、（本題共20分）某計算機字長16位，采用16位定長指令字結構，部分通路結構如下圖所示，圖中所有控制信號為1時表示有效、為0時表示無效，例如控制信號MDRinE為1表示允許數(shù)據(jù)從DB打入MDR，MDRin為1表示允許數(shù)據(jù)從內總線打入MDR。假設MAR的輸出一直處于使能狀態(tài)。加法指令“ADD (R1), R0”的功能為(R0)+(R1)(R1)，即將R0中的數(shù)據(jù)與R1的內容所指主存單元的數(shù)據(jù)相加，并將結果送入R1的內容所指主存單元中保存。;.下表給出了上述指令取指和譯碼階段每個節(jié)拍（時鐘周期）的功能和有效控制信號。時鐘功能有效控制信號C1MAR (PC)PCout, MARinC2MDR M (MAR)PC (PC) +