DDR原理簡介及相關(guān)測試PPT教學(xué)課件.ppt

學(xué)習(xí)報告,一、DDR2簡介二、DDREA量測,1,一DDR原理簡介,DDRSDRAM全稱為DoubleDataRateSDRAM，中文名為“雙倍數(shù)據(jù)流SDRAM”。DDRSDRAM在原有的SDRAM的基礎(chǔ)上改進(jìn)而來。下圖即為簡單的DDR的數(shù)據(jù)傳遞方式。,2,InputandoutputfunctiondescriptionDDR2,3,InputandoutputfunctiondescriptionDDR2,4,Bank：Bank表示一個存儲陣列。在對一個存儲單元進(jìn)行尋址的時候，首先制定一個行地址，再制定一個列地址然后對其進(jìn)行讀寫操作。Page:對于Bank里面的每一行的存儲單元的總和即叫做Page。,COLBITS:thenumberofcolumnaddressbitsORG:thenumberofI/O(DQ)bits,5,在DDR2初始化時候首先需要進(jìn)行MRS(ModeRegisterSet)以及EMRS(ExtendedModeRegisterSet)的配置。其中MRS主要是對CASlatency,burstlength,burstsequence,testmode,DLLreset,WRandvariousvendorspecificoptions實(shí)現(xiàn)DDR2的各種應(yīng)用。EMRS主要是對DLLdisablefunction,driverimpedance,additiveCASlatency,ODT(OnDieTermination),single-endedstrobe,andOCD(offchipdriverimpedanceadjustment)。,6,CASLatency:CAS潛伏期。CAS為列地址選通脈沖，在列地址確定之后就可以傳輸數(shù)據(jù)，但是仍需要經(jīng)過一段時間才會有數(shù)據(jù)發(fā)出，這段間隔的時間即為CAS潛伏期，簡寫為CL。AdditiveLatency:簡稱AL。在RAS命令之后會立即執(zhí)行CAS命令，CAS命令發(fā)出到被設(shè)備執(zhí)行的時間則成為AL。延時參數(shù)越小，內(nèi)存運(yùn)行速度越快，但是有的內(nèi)存不能運(yùn)行較低的延時，可能會丟失數(shù)據(jù)RL：ReadLatencyWL:WriteLatency.RL=AL+CL.WL=RL-1,7,BurstLength:突發(fā)長度。簡稱為BL，Burst模式是數(shù)據(jù)連續(xù)傳輸?shù)姆绞?，連續(xù)傳輸周期的數(shù)量就是突發(fā)長度BL。,8,DM(DATAMask)即為數(shù)據(jù)屏蔽。前面所提的數(shù)據(jù)傳輸?shù)耐话l(fā)長度，如果連續(xù)寫入數(shù)據(jù)其中有不需要的數(shù)據(jù)，就是通過DM信號來對其進(jìn)行屏蔽。1個DM信號對應(yīng)8個數(shù)據(jù)位(DQ)，當(dāng)DM為高電平時，則同一DQS/DQS#觸發(fā)的數(shù)據(jù)被屏蔽。,9,Prechargeoperation:預(yù)充電操作。預(yù)充電就是在對某一行進(jìn)行完讀寫操作后，要對另一行進(jìn)行尋址，就需要將原來的有效行關(guān)閉，重新發(fā)送行列地址，因此precharge命令就是關(guān)閉現(xiàn)有的工作行并開始新的行操作。Precharge命令在Clock的上升沿被觸發(fā)，條件為CS,RASandWEareLOWandCASisHIGH。Precharge可以對一個Bank進(jìn)行操作或者對所有的Bank進(jìn)行同步操作，具體的設(shè)定通過A10,BA0,BA1,BA2來實(shí)現(xiàn),10,從Read到Precharge命令的最小時間為AL+BL/2+max(RTP,2)-2CLKPrecharge命令必須在tRAS滿足之后才能執(zhí)行。同時read到precharge的最小時間還需要滿足=tRTP。tRTP:在Read命令后，從Clock的上升沿到最后的四位預(yù)讀取的時間就是tRTP(ReadtoPrecharge)tRAS:DDR行有效至有效預(yù)充電的最短時間叫做tRAS.tRP:在發(fā)出Precharege命令之后還需要經(jīng)過一段時間才允許發(fā)送RAS行有效命令打開新的工作行，這段時間被稱為tRP。tRP越小，DDR運(yùn)行速度越快。從Write到Precharge命令的最小時間為WL+BL/2+tWR在DDR進(jìn)行寫的時候，從Burstwrite完成到Precharge命令執(zhí)行的時間被稱為tWR,Prechargeoperation,11,Prechargeoperation,ReadtoPrecharge,WritetoPrecharge,12,AutoPrechargeoperation,當(dāng)A10設(shè)定為高的情況下，AutoPrechargeoperation被使能。當(dāng)Read命令后，在大于tRAS和tRTP被滿足的條件下，在Read命令A(yù)L+BL/2的周期的CLK的邊沿觸發(fā)時出開始進(jìn)行AutoPrecharge。當(dāng)Write命令后，在大于tWR滿足的情況下，在CLK的邊沿觸發(fā)時開始AutoPrecharge,13,ODTOnDieTermination,OnDieTermination功能即可以對DQ,DQS/DQS,RDQS/RDQS,andDM的終端電阻進(jìn)行開關(guān)，可以改善信號完整性。ODT通過EMRS來進(jìn)行控制,14,Refreshoperation,當(dāng)CLK的邊沿觸發(fā)到CS,RASandCASLOWandWEHIGH，Chip開始進(jìn)入Refreshoperation，在Refresh之前所有的Bank都必須被預(yù)充電，從預(yù)充電命令到Refresh命令執(zhí)行的時間必須大于tRP。從一個refresh命令到另一個refresh命令的時間要大于tRFC(Refresh周期)，,15,SelfRefreshoperation,SelfRefreshCommand(SRC)可以在其他的系統(tǒng)關(guān)閉電源的情況下保持DDR中的數(shù)據(jù)，且此時也不需要外部時鐘。CS,RAS,CASandCKE保持LOWwith，WEHIGH時在CLK的邊沿觸發(fā)SRC，此時ODT必須關(guān)閉.在進(jìn)入SelfRefresh模式后，除了CKE信號其他信號都不需要關(guān)注，但是電源必須穩(wěn)定。在推遲SelfRefresh模式之前必須保證外部時鐘已經(jīng)穩(wěn)定,16,二DDREA量測,RecommendedDCoperationconditions,DDR3,DDR2,17,ACandDCinputLogiclevelforsingle-endedsignals-DDR2,18,ACandDCinputLogiclevelforsingle-endedsignals/DifferentialsignalsDDR3,19,VIH(AC),VIH(DC),VIL(AC)andVIL(DC)都受Vref的影響，Vref也有AC/DC之分，對于VIH(AC),VIH(DC),VIL(AC)andVIL(DC)計(jì)算式中的Vref應(yīng)該被理解為Vref(DC).如下圖所示。,20,DifferentialCrosspointvoltage-DDR2,Crosspointvoltage是指CLK/CL#DQS/DQS#交叉點(diǎn)處的電壓值，實(shí)際的測試值到VDD/2處的值標(biāo)示為Vix(inputsignal)/Vox(outputsignal).CLK/CLK#,DQS/DQS#,LDQSLDQS#,UDQSUDQS#的Vix,Vid須滿足如下SPEC的要求,21,DifferentialCrosspointvoltage-DDR3,Crosspointvoltage是指CLK/CL#DQS/DQS#交叉點(diǎn)處的電壓值，實(shí)際的測試值到VDD/2處的值標(biāo)示為Vix.如下圖所示。CLK/CLK#和DQS/DQS#的Vix必須滿足SPEC的要求,22,SetuptimeandHolduptime,Setuptime:接收端需要數(shù)據(jù)提前于時鐘沿穩(wěn)定存在的時間Holdtime:數(shù)據(jù)信號在被時鐘觸發(fā)后保持的時間,定義：Addressandcontrolsetuptime(tIS)Addressandcontrolholdtime(tIH)DataandDMsetuptime(tDS)DataandDMholdtime(tDH),23,SetuptimeandHolduptimeSPECforDDR2,注：tIS(base),tIH(base)的值為當(dāng)CLK/CLK#的Diffslewrate為2V/ns,adress/CMD的slewrate為1V/ns的時候的基本值tDS(base),tDH(base)的值為當(dāng)DQS/DQS#的Diffslewrate為2V/ns,DQ的single-endslewrate為1V/ns的時候的基本值,24,SetuptimeandHolduptimederatingvaluesforDDR2,對于實(shí)際的setuptime和holdtime參照的SPEC的值因如右邊公式,其中的derating值應(yīng)按照實(shí)際量測的slewrate值從下表查出,25,SetuptimeandHolduptimeSPECforDDR3,注：tIS(base),tIH(base)的值為當(dāng)CLK/CLK#的Diffslewrate為2V/ns,adress/CMD的slewrate為1V/ns的時候的基本值tDS(base),tDH(base)的值為當(dāng)DQS/DQS#的Diffslewrate為2V/ns,DQ的single-endslewrate為1V/ns的時候的基本值,26,SetuptimeandHolduptimederatingvaluesforDDR3,對于實(shí)際的setuptime和holdtime參照的SPEC的值因如右邊公式,其中的derating值應(yīng)按照實(shí)際量測的slewrate值從下表查出,27,Single-endedsignalsSlewrate,Slewrate即為信號上升和下降時的斜率值。,Sle