可編程邏輯器件發(fā)展簡(jiǎn)述.ppt

2019/7/9,1,第6章 可編程邏輯器件,本章概要：本章介紹PLA、PAL、GAL、CPLD、EPLD和FPGA等各種類型可編程邏輯器件的電路結(jié)構(gòu)、工作原理和使用方法，并介紹可編程邏輯器件的編程方法。 知識(shí)要點(diǎn)： （1）可編程邏輯器件的分類。 （2）可編程邏輯器件的結(jié)構(gòu)及特性。 （3）可編程邏輯器件的編程方法。,2019/7/9,2,6.1 可編程邏輯器件的基本原理,PROM是始于1970年出現(xiàn)第一塊可編程邏輯器件PLD（Programmable Logic Device），隨后可編程邏輯器件又陸續(xù)出現(xiàn)了PLA、PAL、GAL、EPLD及現(xiàn)階段的CPLD和FPGA等?？删幊踢壿嬈骷某霈F(xiàn)，不僅改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法，而且促進(jìn)了EDA技術(shù)的高速發(fā)展。EDA技術(shù)是以計(jì)算機(jī)為工具，代替人去完成數(shù)字系統(tǒng)設(shè)計(jì)中各種復(fù)雜的邏輯綜合、布局布線和設(shè)計(jì)仿真等工作。設(shè)計(jì)者只需用硬件描述語(yǔ)言完成對(duì)系統(tǒng)功能的描述，就可以由計(jì)算機(jī)軟件自行完成處理，得到設(shè)計(jì)結(jié)果。利用EDA工具進(jìn)行設(shè)計(jì)，可以極大地提高設(shè)計(jì)的效率。,2019/7/9,3,6.1.1 可編程邏輯器件的分類,可編程邏輯器件的密度分類,2019/7/9,4,1 按集成密度分類 可編程邏輯器件從集成密度上可分為低密度可編程邏輯器件LDPLD和高密度可編程邏輯器件HDPLD兩類。 LDPLD 通常是指早期發(fā)展起來的、集成密度小于700門/片左右的PLD如ROM、PLA、PAL和GAL等。 HDPLD包括可擦除可編程邏輯器件EPLD（Erasable Programmable Logic Device）、復(fù)雜可編程邏輯器件CPLD（Complex PLD）和FPGA三種，其集成密度大于700門/片。如Altera公司的EPM9560，其密度為12000門/片，Lattice公司的pLSI/ispLSI3320為14000門/片等。目前集成度最高的HDPLD可達(dá)25萬(wàn)門/片以上。,2019/7/9,5,2. 按編程方式分類 可編程邏輯器件的編程方式分為兩類：一次性編程OTP（One Time Programmable）器件和可多次編程MTP（Many Time Programmable）器件。 OTP器件是屬于一次性使用的器件，只允許用戶對(duì)器件編程一次，編程后不能修改，其優(yōu)點(diǎn)是可靠性與集成度高，抗干擾性強(qiáng)。 MTP器件是屬于可多次重復(fù)使用的器件，允許用戶對(duì)其進(jìn)行多次編程、修改或設(shè)計(jì)，特別適合于系統(tǒng)樣機(jī)的研制和初級(jí)設(shè)計(jì)者的使用。,2019/7/9,6,根據(jù)各種可編程元件的結(jié)構(gòu)及編程方式，可編程邏輯器件通常又可以分為四類： 采用一次性編程的熔絲（Fuse）或反熔絲（Antifuse）元件的可編程器件，如PROM、PAL和EPLD等。 采用紫外線擦除、電可編程元件，即采用EPROM、UVCMOS工藝結(jié)構(gòu)的可多次編程器件。 采用電擦除、電可編程元件。其中一種是E2PROM，另一種是采用快閃存儲(chǔ)器單元（Flash Memory）結(jié)構(gòu)的可多次編程器件。 基于靜態(tài)存儲(chǔ)器SRAM結(jié)構(gòu)的可多次編程器件。目前多數(shù)FPGA是基于SRAM結(jié)構(gòu)的可編程器件。,2019/7/9,7,3. 按結(jié)構(gòu)特點(diǎn)分類 PLD按結(jié)構(gòu)特點(diǎn)分為陣列型PLD和現(xiàn)場(chǎng)可編程門陣列型FPGA兩大類。 陣列型PLD的基本結(jié)構(gòu)由與陣列和或陣列組成。簡(jiǎn)單PLD（如PROM、PLA、PAL和GAL等）、EPLD和CPLD都屬于陣列型PLD。 現(xiàn)場(chǎng)可編程門陣列型FPGA具有門陣列的結(jié)構(gòu)形式，它有許多可編程單元（或稱邏輯功能塊）排成陣列組成，稱為單元型PLD。,2019/7/9,8,6.2 可編程邏輯器件的設(shè)計(jì)技術(shù),6.2.1 概 述,在PLD沒有出現(xiàn)之前，數(shù)字系統(tǒng)的傳統(tǒng)設(shè)計(jì)往往采用“積木” 式的方法進(jìn)行，實(shí)質(zhì)上是對(duì)電路板進(jìn)行設(shè)計(jì)，通過標(biāo)準(zhǔn)集成電路器件搭建成電路板來實(shí)現(xiàn)系統(tǒng)功能，即先由器件搭成電路板，再由電路板搭成系統(tǒng)。數(shù)字系統(tǒng)的“積木塊”就是具有固定功能的標(biāo)準(zhǔn)集成電路器件，如TTL的74/54系列、CMOS的4000/4500系列芯片和一些固定功能的大規(guī)模集成電路等，用戶只能根據(jù)需要選擇合適的集成電路器件，并按照此種器件推薦的電路搭成系統(tǒng)并調(diào)試成功。設(shè)計(jì)中，設(shè)計(jì)者沒有靈活性可言，搭成的系統(tǒng)需要的芯片種類多且數(shù)目大。,2019/7/9,9,PLD的出現(xiàn)，給數(shù)字系統(tǒng)的傳統(tǒng)設(shè)計(jì)法帶來新的變革。采用PLD進(jìn)行的數(shù)字系統(tǒng)設(shè)計(jì)，是基于芯片的設(shè)計(jì)或稱之為“自底向上”（Bottom-Up）的設(shè)計(jì)，它跟傳統(tǒng)的積木式設(shè)計(jì)有本質(zhì)的不同。它可以直接通過設(shè)計(jì)PLD芯片來實(shí)現(xiàn)數(shù)字系統(tǒng)功能，將原來由電路板設(shè)計(jì)完成的大部分工作放在PLD芯片的設(shè)計(jì)中進(jìn)行。這種新的設(shè)計(jì)方法能夠由設(shè)計(jì)者根據(jù)實(shí)際情況和要求定義器件的內(nèi)部邏輯關(guān)系和管腳，這樣可通過芯片設(shè)計(jì)實(shí)現(xiàn)多種數(shù)字系統(tǒng)功能，同時(shí)由于管腳定義的靈活性，不但大大減輕了系統(tǒng)設(shè)計(jì)的工作量和難度，提高了工作效率，而且還可以減少芯片數(shù)量，縮小系統(tǒng)體積，降低能源消耗，提高系統(tǒng)的穩(wěn)定性和可靠性。,2019/7/9,10,IEEE標(biāo)準(zhǔn)的HDL（如VHDL 和Verilog HDL）給PLD和數(shù)字系統(tǒng)的設(shè)計(jì)帶來了更新的設(shè)計(jì)方法和理念，產(chǎn)生了目前最常用的并稱之為“自頂向下”（Top-Down）的設(shè)計(jì)法。自頂向下的設(shè)計(jì)采用功能分割的方法從頂向下逐次將設(shè)計(jì)內(nèi)容進(jìn)行分塊和細(xì)化。在設(shè)計(jì)過程中采用層次化和模塊化將使系統(tǒng)設(shè)計(jì)變得簡(jiǎn)潔和方便，其基本設(shè)計(jì)思想如圖7.15所示。層次化設(shè)計(jì)是分層次、分模塊地進(jìn)行設(shè)計(jì)描述。描述器件總功能的模塊放在最上層，稱為頂層設(shè)計(jì)；描述器件某一部分功能的模塊放在下層，稱為底層設(shè)計(jì)；底層模塊還可以再向下分層，直至最后完成硬件電子系統(tǒng)電路的整體設(shè)計(jì)。,2019/7/9,11,2019/7/9,12,6.2.2 可編程邏輯器件的設(shè)計(jì)流程,可編程邏輯器件的設(shè)計(jì)流程包括設(shè)計(jì)準(zhǔn)備、設(shè)計(jì)輸入、設(shè)計(jì)處理和器件編程四個(gè)步驟以及相應(yīng)的功能仿真、時(shí)序仿真和器件測(cè)試三個(gè)設(shè)計(jì)驗(yàn)證過程。這個(gè)設(shè)計(jì)流程與第1章1.2節(jié)中敘述的EDA設(shè)計(jì)流程基本相同，這里不再重復(fù)。,2019/7/9,13,6.2.3 在系統(tǒng)可編程技術(shù) 在系統(tǒng)可編程（In-System Programmable，簡(jiǎn)稱ISP）技術(shù)是20世紀(jì)80年代末Lattice公司首先提出的一種先進(jìn)的編程技術(shù)。在系統(tǒng)可編程是指對(duì)器件、電路板或整個(gè)電子系統(tǒng)的邏輯功能可隨時(shí)進(jìn)行修改或重構(gòu)的能力。支持ISP技術(shù)的可編程邏輯器件稱為在系統(tǒng)可編程器件（ISP-PLD），例如Lattice公司生產(chǎn)的ispLSI1000 ispLSI8000系列器件屬于ISP-PLD。,2019/7/9,14,6.2.4 邊界掃描技術(shù) 邊界掃描測(cè)試BST（Boundary-Scan Testing）是針對(duì)器件密度及I/O口數(shù)增加，信號(hào)注入和測(cè)取難度越來越大而提出的一種新的測(cè)試技術(shù)。它是由聯(lián)合測(cè)試活動(dòng)組織JTAG提出來的，而后IEEE對(duì)此制定了測(cè)試標(biāo)準(zhǔn)，稱為IEEE 1149.1 標(biāo)準(zhǔn)。邊界掃描測(cè)試技術(shù)主要解決芯片的測(cè)試問題。,2019/7/9,15,6.3 可編程邏輯器件的編程與配置,由于可編程邏輯器件具有在系統(tǒng)下載或重新配置功能，因此在電路設(shè)計(jì)之前就可以把其焊接在印刷電路板上，并通過電纜與計(jì)算機(jī)連接。在設(shè)計(jì)過程中，以下載編程或配置方式來改變可編程邏輯器件的內(nèi)部邏輯關(guān)系，達(dá)到設(shè)計(jì)邏輯電路目的。 目前常見的可編程邏輯器件的編程和配置工藝包括基于電可擦存儲(chǔ)單元的E2PROM或Flash技術(shù)的編程工藝、基于SRAM查找表的編程單元的編程工藝和基于反熔絲編程單元的編程工藝三種。,2019/7/9,16,6.3.1 CPLD的ISP方式編程 ISP方式是當(dāng)系統(tǒng)上電并正常工作時(shí)，計(jì)算機(jī)就可以通過CPLD器件擁有的ISP接口直接對(duì)其進(jìn)行編程，器件被編程后立即進(jìn)入正常工作狀態(tài)。 CPLD的編程和FPGA的配置可以使用專用的編程設(shè)備，也可以使用下載電纜。例如用Altera公司的ByteBlaster（MV）并行下載電纜，將PC機(jī)的并行打印口與需要編程或配置的器件連接起來，在MAX+plusII工具軟件的控制下，就可以對(duì)Altera公司的多種CPLD和FPGA進(jìn)行編程或配置。,2019/7/9,17,JTAG接口本來是用作邊界掃描測(cè)試（BST）的，把它用作編程接口則可以省去專用的編程接口，減少系統(tǒng)的引出線。 采用JATG模式對(duì)CPLD編程下載的連線如圖7.22所示。這種連線方式既可以對(duì)CPLD進(jìn)行測(cè)試，也可以進(jìn)行編程下載。,2019/7/9,18,2019/7/9,19,由于ISP器件具有串行編程方式，即菊花鏈結(jié)構(gòu)，其特點(diǎn)是各片共用一套ISP編程接口，每片的SDI輸入端與前一片的SDO輸出端相連，最前面一片的SDI端和最后一片的SDO端與ISP編程口相連，構(gòu)成一個(gè)類似移位寄存器的鏈形結(jié)構(gòu)。因此采用JTAG模式可以對(duì)多個(gè)CPLD器件進(jìn)行ISP在系統(tǒng)編程，多CPLD芯片ISP編程下載的連線如圖7.23所示。,2019/7/9,20,GND,2019/7/9,21,6.3.2 使用PC機(jī)的并口配置FPGA 基于SRAM LUT結(jié)構(gòu)的FPGA不屬于ISP器件，它是以在線可重配置方式ICR（In Circuit Reconfigurability）改變芯片內(nèi)部的結(jié)構(gòu)來進(jìn)行硬件驗(yàn)證。利用FPGA進(jìn)行電路設(shè)計(jì)時(shí)，可以通過下載電纜與PC機(jī)的并口連接，將設(shè)計(jì)文件編程下載到FPGA中。 使用PC機(jī)的并口通過ByteBlaster下載電纜對(duì)多個(gè)FPGA器件進(jìn)行配置的電路連接如圖7.24所示。,2019/7/9,22,1.2 Cyclone 器 件,1. 新型可編程架構(gòu) Cyclone系列器件基于一種全新的低成本架構(gòu)，從設(shè)計(jì)之初就充分考慮了成本的節(jié)省，因此可以為價(jià)格敏感的應(yīng)用提供全新的可編程的解決方案。 低成本FPGA的設(shè)計(jì)過程要面臨許多的挑戰(zhàn)，其中最具挑戰(zhàn)性的就是如何在性能、特性以及價(jià)格中間找到一個(gè)合適的定位。FPGA設(shè)計(jì)師必須找到一個(gè)平衡點(diǎn)(如圖1.17所示),以確保在可編程片上系統(tǒng)(SOPC)方案中既可以提供充足的邏輯單元和存儲(chǔ)器容量，又不會(huì)使價(jià)格過高。,圖1.17 器件性能、特性和成本之間的平衡關(guān)系,Cyclone器件設(shè)計(jì)時(shí)選擇了較小的封裝形式，以提供給用戶足夠的I/O管腳和良好的功耗特性。在此基礎(chǔ)上，根據(jù)封裝的物理尺寸定義裸片連接點(diǎn)的最大尺寸，裝入盡可能多的邏輯結(jié)構(gòu)和存儲(chǔ)器塊，從而保證每種封裝都裝入最多的邏輯資源。 1) Cyclone架構(gòu) Cyclone架構(gòu)參考圖1.18所示，垂直結(jié)構(gòu)的邏輯單元(LE)、嵌入式存儲(chǔ)塊和鎖相環(huán)(PLL)周圍環(huán)繞著I/O單元(IOE)(圖1.18)，高效的內(nèi)部連線和低延時(shí)的時(shí)鐘網(wǎng)絡(luò)保證了每個(gè)結(jié)構(gòu)單元之間時(shí)鐘和數(shù)據(jù)信號(hào)的連通性。,圖1.18 EP1C20 器件平面圖,器件周圍分區(qū)工作的I/O單元被劃分為不同的I/O塊。這些I/O塊支持一系列單端和差分I/O電平標(biāo)準(zhǔn)，包括SSTL-2、SSTL-3以及最高311 Mbps的LVDS 接口標(biāo)準(zhǔn)。每個(gè)I/O單元包含有3個(gè)寄存器以實(shí)現(xiàn)雙倍數(shù)據(jù)速率(DDR)的應(yīng)用，另外還包含其他的I/O特性相關(guān)電路，如總線驅(qū)動(dòng)能力可編程、總線保持以及電平擺率可編程等。 I/O 塊配備了專門的外部存儲(chǔ)器接口電路。該接口電路大大簡(jiǎn)化了與外部存儲(chǔ)器(包括DDR SDRAM和FCRAM器件)的數(shù)據(jù)交換過程，可以達(dá)到266 Mbps(133 MHz時(shí)鐘頻率)的最大數(shù)據(jù)交換速率。,Cyclone器件支持32比特/66 MHz PCI接口。每個(gè)I/O單元提供從管腳到FPGA內(nèi)核的多條路徑，以便器件滿足相關(guān)的建立和保持時(shí)間。 Cyclone器件的容量最小為2910個(gè)邏輯單元及59 904比特存儲(chǔ)器，最大為20 060個(gè)邏輯單元和294 912比特存儲(chǔ)器。 2) 時(shí)鐘分配 所有Cyclone器件由最多8根全局時(shí)鐘線組成的全局時(shí)鐘網(wǎng)絡(luò)驅(qū)動(dòng)，從器件的任何位置都可以訪問這些時(shí)鐘線，它們的驅(qū)動(dòng)源可以是輸入引腳、鎖相環(huán)的輸出時(shí)鐘、DDR/PCI接口的輸入信號(hào)以及內(nèi)部邏輯生成的輸出信號(hào)(如圖1.19所示)。,圖1.19 Cyclone器件時(shí)鐘網(wǎng)絡(luò),2. 嵌入式存儲(chǔ)資源 Cyclone器件為在FPGA上實(shí)現(xiàn)低成本的數(shù)字信號(hào)處理(DSP)系統(tǒng)提供了一個(gè)理想的平臺(tái)。它為設(shè)計(jì)工程師提供了靈活的硬件解決方案，能夠?qū)崿F(xiàn)設(shè)計(jì)中所需的多個(gè)乘法器。 Cyclone器件中的M4K塊可用來實(shí)現(xiàn)軟乘法器，以滿足圖像處理、音頻處理和消費(fèi)類電子系統(tǒng)的需要。軟乘法器可以根據(jù)所需數(shù)據(jù)位寬、系數(shù)位寬來定制，并且根據(jù)需要選擇精度。 利用M4K塊，可采用并行乘法方式或分布式運(yùn)算方式來實(shí)現(xiàn)不同數(shù)據(jù)寬度的軟乘法器。這兩種不同的實(shí)現(xiàn)方法提供了等待時(shí)間、存儲(chǔ)器利用率和乘法器尺寸上的靈活性。圖1.20顯示了使用Cyclone FPGA的M4K塊并采用分布式運(yùn)算方式實(shí)現(xiàn)的有限脈沖響應(yīng)(FIR)濾波器。表1.7匯總了在Cyclone器件的M4K塊中可以實(shí)現(xiàn)的乘法器的數(shù)量。,圖1.20 用M4K塊采用分布式運(yùn)算方式實(shí)現(xiàn)的FIR濾波器,表1.7 在M4K塊中實(shí)現(xiàn)1818位乘法器,3. 專用外部存儲(chǔ)接口電路 DDR SDRAM擁有與SDR相同的結(jié)構(gòu)，但是在時(shí)鐘的上下沿都傳輸數(shù)據(jù)，從而使數(shù)據(jù)交換的帶寬加倍。FCRAM則是一種延遲時(shí)間較低、基于SRAM功能架構(gòu)的存儲(chǔ)器件。在大容量、低功耗的應(yīng)用環(huán)境下，F(xiàn)CRAM提供了更好的性能。和SDRAM類似，F(xiàn)CRAM支持在時(shí)鐘的上下兩個(gè)沿進(jìn)行數(shù)據(jù)交換，適用于流水線存儲(chǔ)和預(yù)置數(shù)據(jù)操作，與SDRAM架構(gòu)的存儲(chǔ)器相比，所需的訪問時(shí)鐘周期大大減少。,Cyclone 器件通過片內(nèi)內(nèi)嵌的專用接口電路實(shí)現(xiàn)與雙數(shù)據(jù)速率(DDR)SDRAM和FCRAM以及單數(shù)據(jù)速率(SDR)SDRAM器件進(jìn)行快速可靠的數(shù)據(jù)交換，最高速率可達(dá)到266 Mbps。如果再結(jié)合針對(duì)Cyclone器件優(yōu)化的即取即用的IP(Intellectual Property)控制器核，工程師可以在幾分鐘之內(nèi)將一個(gè)SDRAM和FCRAM的功能合并到一個(gè)系統(tǒng)之中。 如圖1.21所示，所有Cyclone器件使用優(yōu)化的I/O引腳實(shí)現(xiàn)和DDR SDRAM、FCRAM器件的接口連接。每一個(gè)I/O區(qū)包含兩套接口信號(hào)引腳，每套引腳含1個(gè)數(shù)據(jù)采樣信號(hào)(DQS)引腳和8個(gè)關(guān)聯(lián)數(shù)據(jù)(DQ)引腳。這些引腳采用SSTL-2 Class 電平標(biāo)準(zhǔn)來實(shí)現(xiàn)和外部存儲(chǔ)器件的高速數(shù)據(jù)傳輸。每個(gè)器件最多可支持48個(gè)DQ引腳和對(duì)應(yīng)8個(gè)DQS引腳，支持一個(gè)32位寬的具有糾錯(cuò)能力的雙列存儲(chǔ)器模塊(DIMM)。,圖1.21 DQS和DQ信號(hào)引腳,圖1.22顯示了從存儲(chǔ)器件讀取一個(gè)單一比特?cái)?shù)據(jù)的讀操作。DQS信號(hào)位于輸入的DQ信號(hào)的中央，用來驅(qū)動(dòng)器件內(nèi)的全局時(shí)鐘網(wǎng)絡(luò)。DQ信號(hào)在時(shí)鐘的上下沿被FPGA的寄存器采樣，并使用第二組上升沿采樣的內(nèi)部寄存器使之與系統(tǒng)時(shí)鐘同步。,圖1.22 外部存儲(chǔ)器讀操作,圖1.23顯示了往外部存儲(chǔ)器件寫入一個(gè)比特?cái)?shù)據(jù)的寫操作。輸出給外部存儲(chǔ)器件的DQS信號(hào)與輸出的數(shù)據(jù)信號(hào)有90的相移，輸出使能邏輯用來滿足前后緩沖的時(shí)序要求。 通過一套寄存器和輸出多路復(fù)用器，數(shù)據(jù)A和數(shù)據(jù)B在時(shí)鐘的上、下兩個(gè)沿合成DQ信號(hào)，輸出給外部存儲(chǔ)器件，該時(shí)鐘和內(nèi)部系統(tǒng)時(shí)鐘同步。,圖1.23 外部存儲(chǔ)器件寫操作,4. 支持的接口及協(xié)議 1) PCI PCI 是一個(gè)標(biāo)準(zhǔn)的總線型接口，通常用于集成組件、外設(shè)插板，還用于處理器和存儲(chǔ)系統(tǒng)之間的內(nèi)部連接。Cyclone器件兼容3.3 V PCI局部總線規(guī)范2.2版本，支持高達(dá)66 MHz的32位PCI總線。Cyclone器件中的I/O單元經(jīng)過專門設(shè)計(jì)，可以匹配嚴(yán)格的PCI標(biāo)準(zhǔn)所要求的建立和保持時(shí)間。為了提供最大的靈活性，每個(gè)輸入信號(hào)都可以通過兩個(gè)獨(dú)立的延時(shí)路徑輸入到不同的芯片區(qū)域(如圖1.24所示)。,圖1.24 Cyclone器件的I/O單元,2) SDRAM及FCRAM接口 Cyclone器件可以通過內(nèi)建的專用接口與單數(shù)據(jù)速率和雙數(shù)據(jù)速率SDRAM連接。 3) 10/100及千兆以太網(wǎng) 以太網(wǎng)是局域網(wǎng)(LAN)中使用最廣泛的訪問方式，其定義的標(biāo)準(zhǔn)是IEEE 802.3標(biāo)準(zhǔn)。用Cyclone器件實(shí)現(xiàn)的以太網(wǎng)媒體存取控制器與物理層器件的接口速率可以達(dá)到10 Mbps、100 Mbps或1 Gbps的最大帶寬。如果結(jié)合針對(duì)Cycloen器件優(yōu)化的IP核，用戶可以很容易地在Cyclone芯片中實(shí)現(xiàn)以太網(wǎng)的MAC功能。 4) 串行總線接口 Cyclone器件支持一系列的串行總線接口，如串行外設(shè)接口(SPI)、I2C、IEEE 1394 標(biāo)準(zhǔn)和通用串行總線(USB)，如表1.8所示。,表1.8 Cyclone器件支持的串行總線接口,表1.8中的最大帶寬大于等于數(shù)據(jù)速率。 通過在Cyclone器件中實(shí)現(xiàn)SPI和I2C標(biāo)準(zhǔn)，可以在集成電路、處理器和外設(shè)之間提供一個(gè)低速的通信鏈路。IEEE 1394和USB 也可以在處理器、計(jì)算機(jī)和其他器件之間建立一條鏈接。Cyclone器件可以用來實(shí)現(xiàn)與PHY器件的總線控制和接口功能。 5) 通信協(xié)議 Cyclone器件支持一系列的通信協(xié)議，包括E1、E3、T1、T3和SONET/SDH(見表1.9)等。,表1.9 Cyclone器件支持的通信協(xié)議,E1和E3是歐洲數(shù)字傳輸標(biāo)準(zhǔn)；T1和T3是相應(yīng)的北美數(shù)字傳輸標(biāo)準(zhǔn)；SONET/SDH是光纖上的數(shù)字傳輸標(biāo)準(zhǔn)。 Cyclone器件還可以實(shí)現(xiàn)POS-PHY和UTOPIA通信接口協(xié)議，如表1.10所示。,表1.10 Cyclone器件支持的通信接口協(xié)議,POS-PHY和UTOPIA協(xié)議分別為SONET/SDH和異步傳輸模式(ATM)提供物理層和鏈路層的接口，可以在Cyclone 器件中實(shí)現(xiàn)。 這些通信接口協(xié)議一般用于中低端通信設(shè)備中，Cyclone器件可以滿足這些應(yīng)用在性能上、邏輯密度上和系統(tǒng)特性上的需求。 5. 鎖相環(huán)的實(shí)現(xiàn) Cyclone器件內(nèi)置最多2個(gè)增強(qiáng)型鎖相環(huán)，可給用戶提供高性能的時(shí)鐘管理能力，如頻率合成、可編程移相、片外時(shí)鐘輸出、可編程占空比、失鎖檢測(cè)以及高速差分時(shí)鐘信號(hào)的輸入和輸出等。圖1.25所示為Cyclone器件內(nèi)鎖相環(huán)的原理框圖。,圖1.25 Cyclone器件鎖相環(huán)原理框圖,Cyclone的鎖相環(huán)電路具有時(shí)鐘合成功能，內(nèi)部實(shí)際運(yùn)行的時(shí)鐘可以不同于輸入的時(shí)鐘頻率。每個(gè)鎖相環(huán)可以提供3個(gè)不同頻率的輸出。鎖相環(huán)提供兩個(gè)比例因子分別為m和n的除法計(jì)數(shù)器，其中的m、n和后比例計(jì)數(shù)器(g0、g1和e)可以設(shè)置成從1到32之間的任意整數(shù)。 Cyclone的鎖相環(huán)還可以實(shí)現(xiàn)對(duì)一個(gè)應(yīng)用進(jìn)行時(shí)分復(fù)用的功能，這樣對(duì)于某些特定的電路就可以在一個(gè)時(shí)鐘周期內(nèi)運(yùn)行多次。通過時(shí)分復(fù)用，可以用較少的邏輯資源來實(shí)現(xiàn)所需要的功能，因此可以利用這種共享資源的方法來增加芯片內(nèi)的可用資源。,Cyclone中的每個(gè)鎖相環(huán)還可以有一個(gè)差分的或單端的片外時(shí)鐘輸出。每個(gè)鎖相環(huán)有一對(duì)片外時(shí)鐘輸出管腳，該輸出管腳可以支持表1.11所示的多種I/O標(biāo)準(zhǔn)。外部時(shí)鐘輸出可以用作系統(tǒng)時(shí)鐘或用來同步整個(gè)板上的不同器件，其時(shí)鐘反饋特性可以用來補(bǔ)償內(nèi)部的延時(shí)或使輸出的時(shí)鐘與輸入時(shí)鐘相位對(duì)齊。,表1.11 Cyclone鎖相環(huán)特性,表中m、n除法計(jì)數(shù)器和后比例計(jì)數(shù)器的范圍從1到32；最小的項(xiàng)移為VCO周期除以8。如果以度為單位增加，Cyclone器件的輸出至少可以以45遞增，更小的增加度數(shù)有可能受到頻率和分頻系數(shù)的限制。 Cyclone的鎖相環(huán)具有可編程移相的能力。用戶可以在一個(gè)時(shí)間單元內(nèi)對(duì)時(shí)鐘進(jìn)行移相，最高分辨率達(dá)到150 ps(皮秒)?？删幊桃葡嗵匦砸话阌糜谄ヅ淠切╆P(guān)鍵時(shí)序路徑上時(shí)鐘沿的約束，如建立時(shí)間和保持時(shí)間的約束。,Cyclon PLL的相位鎖定信號(hào)用來指示輸出時(shí)鐘相對(duì)于參考時(shí)鐘相位已經(jīng)完全穩(wěn)定地鎖定。它一般用于系統(tǒng)控制和同步整個(gè)板子上的其他不同器件。 Cyclone的鎖相環(huán)具有可編程占空比的能力?？删幊陶伎毡仁沟面i相環(huán)可以產(chǎn)生不同占空比的輸出時(shí)鐘。,6. I/O特性 Cyclone器件可以支持差分的I/O標(biāo)準(zhǔn)，如LVDS和去抖動(dòng)差分信號(hào)(RSDS)，當(dāng)然也支持單端的I/O標(biāo)準(zhǔn)，如LVTTL、LVCMOS、SSTL和PCI。 Cyclone器件可以支持最多129個(gè)通道的LVDS和RSDS。Cyclone器件內(nèi)的LVDS緩沖器可以支持最高達(dá)640 Mbps的數(shù)據(jù)傳輸速度。與單端的I/O標(biāo)準(zhǔn)相比，這些內(nèi)置于Cyclone器件內(nèi)部的LVDS緩沖器保持了信號(hào)的完整性，并具有更低的電磁干擾(EMI)和更低的電源功耗。圖1.26所示為Cyclone器件內(nèi)部的LVDS接口。表1.12列出了Cyclone器件內(nèi)部LVDS和RSDS數(shù)據(jù)通道的數(shù)目及數(shù)據(jù)傳輸速度。,圖1.26 Cyclone器件內(nèi)部的LVDS接口,表1.12 每個(gè)Cyclone器件內(nèi)部LVDS通道和 RSDS通道的數(shù)目及其性能,表1.12中的TQFP 表示薄型方塊扁平封裝；PQFP 表示塑料方塊平面封裝。 Cyclone器件提供常用的單端I