EDA技術(shù)實(shí)用教程第3章.ppt

EDA 技術(shù)實(shí)用教程,第 3 章 FPGA/CPLD 結(jié)構(gòu)與應(yīng)用,3.1 概 述,KX康芯科技,圖3-1 基本PLD器件的原理結(jié)構(gòu)圖,KX康芯科技,3.1 概 述,3.1.1 可編程邏輯器件的發(fā)展歷程,KX康芯科技,3.1 概 述,3.1.2 可編程邏輯器件的分類,圖3-2 PLD按集成度分類,KX康芯科技,3.2 簡單可編程邏輯器件原理,3.2.1 電路符號(hào)表示,圖3-3 常用邏輯門符號(hào)與現(xiàn)有國標(biāo)符號(hào)的對(duì)照,KX康芯科技,3.2 簡單可編程邏輯器件原理,3.2.1 電路符號(hào)表示,圖3-4 PLD的互補(bǔ)緩沖器 圖3-5 PLD的互補(bǔ)輸入 圖3-6 PLD中與陣列表示,KX康芯科技,3.2 簡單可編程邏輯器件原理,3.2.1 電路符號(hào)表示,圖3-7 PLD中或陣列的表示 圖3-8 陣列線連接表示,KX康芯科技,3.2 簡單可編程邏輯器件原理,3.2.2 PROM,圖3-9 PROM基本結(jié)構(gòu),KX康芯科技,3.2 簡單可編程邏輯器件原理,3.2.2 PROM,圖3-10 PROM的邏輯陣列結(jié)構(gòu),KX康芯科技,3.2 簡單可編程邏輯器件原理,3.2.2 PROM,圖3-11 PROM表達(dá)的PLD陣列圖,KX康芯科技,3.2 簡單可編程邏輯器件原理,3.2.2 PROM,圖3-12 用PROM完成半加器邏輯陣列,KX康芯科技,3.2 簡單可編程邏輯器件原理,3.2.3 PLA,圖3-13 PLA邏輯陣列示意圖,KX康芯科技,3.2 簡單可編程邏輯器件原理,3.2.3 PLA,圖3-14 PLA與 PROM的比較,KX康芯科技,3.2 簡單可編程邏輯器件原理,3.2.4 PAL,圖3-16 PAL的常用表示,圖3-15 PAL結(jié)構(gòu),KX康芯科技,圖3-17 一種PAL16V8的部分結(jié)構(gòu)圖,KX康芯科技,圖3-15 PAL結(jié)構(gòu),3.2.5 GAL,KX康芯科技,3.2 簡單可編程邏輯器件原理,3.2.5 GAL,圖3-15 PAL結(jié)構(gòu),KX康芯科技,3.2 簡單可編程邏輯器件原理,3.2.5 GAL,圖3-20 寄存器模式組合雙向輸出結(jié)構(gòu),KX康芯科技,3.2 簡單可編程邏輯器件原理,3.2.5 GAL,圖3-21 組合輸出雙向結(jié)構(gòu),KX康芯科技,3.2 簡單可編程邏輯器件原理,3.2.5 GAL,圖3-22 復(fù)合型組合輸出結(jié)構(gòu),KX康芯科技,3.2 簡單可編程邏輯器件原理,3.2.5 GAL,圖3-23 反饋輸入結(jié)構(gòu),KX康芯科技,3.2 簡單可編程邏輯器件原理,3.2.5 GAL,圖3-24 輸出反饋結(jié)構(gòu),KX康芯科技,3.2 簡單可編程邏輯器件原理,3.2.5 GAL,圖3-25 簡單模式輸出結(jié)構(gòu),KX康芯科技,3.3 CPLD的結(jié)構(gòu)與工作原理,圖3-25 簡單模式輸出結(jié)構(gòu),KX康芯科技,3.3 CPLD的結(jié)構(gòu)與工作原理,圖3-27 MAX7128S的結(jié)構(gòu),1邏輯陣列塊(LAB),KX康芯科技,3.3 CPLD的結(jié)構(gòu)與工作原理,2宏單元,KX康芯科技,3.3 CPLD的結(jié)構(gòu)與工作原理,圖3-28 共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu),3擴(kuò)展乘積項(xiàng),KX康芯科技,3.3 CPLD的結(jié)構(gòu)與工作原理,3擴(kuò)展乘積項(xiàng),圖3-29 并聯(lián)擴(kuò)展項(xiàng)饋送方式,KX康芯科技,3.3 CPLD的結(jié)構(gòu)與工作原理,4可編程連線陣列(PIA),圖3-30 PIA信號(hào)布線到LAB的方式,KX康芯科技,3.3 CPLD的結(jié)構(gòu)與工作原理,5I/O控制塊,圖3-31 EPM7128S器件的I/O控制塊,KX康芯科技,3.4 FPGA的結(jié)構(gòu)與工作原理,3.4.1 查找表邏輯結(jié)構(gòu),圖3-32 FPGA查找表單元,圖3-33 FPGA查找表單元內(nèi)部結(jié)構(gòu),KX康芯科技,3.4.2 Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理,圖3-34 Cyclone LE結(jié)構(gòu)圖,KX康芯科技,3.4 FPGA的結(jié)構(gòu)與工作原理,3.4.2 Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理,圖3-35 Cyclone LE普通模式,KX康芯科技,3.4.2 Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理,圖3-36 Cyclone LE動(dòng)態(tài)算術(shù)模式,KX康芯科技,3.4.2 Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理,圖3-37 Cyclone LAB結(jié)構(gòu),KX康芯科技,3.4.2 Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理,圖3-38 LAB陣列,KX康芯科技,3.4.2 Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理,圖3-39 LAB控制信號(hào)生成,KX康芯科技,3.4.2 Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理,圖2-40 快速進(jìn)位選擇鏈,KX康芯科技,3.4 FPGA的結(jié)構(gòu)與工作原理,3.4.2 Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理,圖3-41 LUT鏈和寄存器鏈的使用,KX康芯科技,3.4 FPGA的結(jié)構(gòu)與工作原理,3.4.2 Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理,圖3-42 LVDS連接,KX康芯科技,3.5 硬件測(cè)試技術(shù),3.5.1 內(nèi)部邏輯測(cè)試,圖3-43 邊界掃描電路結(jié)構(gòu),3.5.2 JTAG邊界掃描測(cè)試,KX康芯科技,3.5 硬件測(cè)試技術(shù),表3-1 邊界掃描IO引腳功能,3.5.2 JTAG邊界掃描測(cè)試,KX康芯科技,3.5 硬件測(cè)試技術(shù),圖3-44 邊界掃描數(shù)據(jù)移位方式,3.5.2 JTAG邊界掃描測(cè)試,KX康芯科技,3.5.2 JTAG邊界掃描測(cè)試,圖3-45 JTAG BST系統(tǒng)內(nèi)部結(jié)構(gòu),KX康芯科技,3.5.2 JTAG邊界掃描測(cè)試,圖3-46 JTAG BST系統(tǒng)與與FPGA器件關(guān)聯(lián)結(jié)構(gòu)圖,KX康芯科技,3.5 硬件測(cè)試技術(shù),圖3-47 JTAG BST選擇命令模式時(shí)序,3.5.2 JTAG邊界掃描測(cè)試,3.5.3 嵌入式邏輯分析儀,KX康芯科技,3.6 FPGA/CPLD產(chǎn)品概述,3.6.1 Lattice公司CPLD器件系列,1. ispLSI器件系列,2. ispMACH4000系列,3. Lattice EC & ECP系列,KX康芯科技,3.6 FPGA/CPLD產(chǎn)品概述,3.6.2 Xilinx公司的FPGA和CPLD器件系列,2. Spartan& Spartan-3 & Spartan 3E器件系列,5. Xilinx的IP核,3. XC9500 & XC9500XL系列CPLD,4. Xilinx FPGA配置器件SPROM,KX康芯科技,3.6 FPGA/CPLD產(chǎn)品概述,3.6.3 Altera公司FPGA和CPLD器件系列,1. Stratix II 系列FPGA,5. MAX系列CPLD,3. ACEX系列FPGA,4. FLEX系列FPGA,2. Stratix系列FPGA,6. Cyclone系列FPGA低成本FPGA,7. Cyclone II系列FPGA,8. MAX II系列器件,9. Altera宏功能塊及IP核,KX康芯科技,3.6 FPGA/CPLD產(chǎn)品概述,3.6.4 Actel公司的FPGA器件,3.6.5 Altera公司的FPGA配置方式與配置器件,表3-2 Altera FPGA常用配置器件,KX康芯科技,3.7 編程與配置,表3-3 圖3-48接口各引腳信號(hào)名稱,KX康芯科技,3.7 編程與配置,3.7.1 JTAG方式的在系統(tǒng)編程,表3-3 圖3-48接口各引腳信號(hào)名稱,KX康芯科技,3.7 編程與配置,3.7.1 JTAG方式的在系統(tǒng)編程,圖3-49 多CPLD芯片ISP編程連接方式,KX康芯科技,3.7 編程與配置,3.7.2 使用PC并行口配置FPGA,圖3-50 PS模式的FPGA配置時(shí)序,KX康芯科技,3.7 編程與配置,3.7.3 FPGA專用配置器件,圖3-51 EPCS器件配置FPGA的電路原理圖,KX康芯科技,3.7 編程與配置,3.7.4 使用單片機(jī)配置FPGA,圖3-52 用89C52進(jìn)行配置,KX康芯科技,3.7 編程與配置,3.7.5 使用CPLD配置FPGA,使用單片機(jī)配置的缺點(diǎn)： 1、速度慢，不適用于大規(guī)模FPGA和高可靠應(yīng)用； 2、容量小，單片機(jī)引腳少，不適合接大的ROM以存儲(chǔ)較大的配置文件； 3、體積大，成本和功耗都不利于相關(guān)的設(shè)計(jì)。,習(xí) 題,KX康芯科技,習(xí)題3-1 OLMC有何功能？說明GAL是怎樣實(shí)現(xiàn)可編程組合電路與時(shí)序電路的。 習(xí)題3-2 什么是基于乘積項(xiàng)的可編程邏輯結(jié)構(gòu)？ 習(xí)題3-3 什么是基于查找表的可編程邏輯結(jié)構(gòu)？ 習(xí)題3-4 FPGA系列器件中的EAB有何