FPGA-CPLD基本結(jié)構(gòu)及原理.ppt

1、2020/9/12,1,第二講FPGA/CPLD基本結(jié)構(gòu)及原理,信息與通信學(xué)院：謝躍雷,2020/9/12,2,從電路設(shè)計者來說，可將設(shè)計好的電路“寫入”芯片(PLD母片），使之成為專用集成電路；有些PLD可以多次“編程（邏輯重構(gòu)）”，這就特別適合新產(chǎn)品試制或小批量生產(chǎn)。PLD的編程技術(shù)有下列幾種工藝。,一、PLD的編程技術(shù),2020/9/12,3,熔絲編程技術(shù)是用熔絲作為開關(guān)元件，這些開關(guān)元件平時（在未編程時）處于連通狀態(tài)，加電編程時，在不需要連接處將熔絲熔斷，保留在器件內(nèi)的熔絲模式?jīng)Q定相應(yīng)器件的邏輯功能。 反熔絲編程技術(shù)也稱熔通編程技術(shù)，這類器件是用逆熔絲作為開關(guān)元件。這些開關(guān)元件在未編程

2、時處于開路狀態(tài)，編程時，在需要連接處的逆熔絲開關(guān)元件兩端加上編程電壓，逆熔絲將由高阻抗變?yōu)榈妥杩?，實現(xiàn)兩點間的連接，編程后器件內(nèi)的反熔絲模式?jīng)Q定了相應(yīng)器件的邏輯功能。,（1）熔絲(Fuse)和反熔絲(Anti-fuse)編程技術(shù),2020/9/12,4,熔絲結(jié)構(gòu),2020/9/12,5,反熔絲結(jié)構(gòu)示意,Actel的FPGA器件,體積小，集成度高，速度高，易加密，抗干擾，耐高溫 只能一次編程，在設(shè)計初期階段不靈活,2020/9/12,6,（2）浮柵型電可寫紫外線擦除編程技術(shù),浮柵管相當于一個電子開關(guān)，如N溝浮柵管，當浮柵中沒有注入電子時，浮柵管導(dǎo)通；當浮柵中注入電子后，浮柵管截止。浮柵管的浮柵在

3、原始狀態(tài)沒有電子，如果把源極和襯底接地，且在源-漏極間加電壓脈沖產(chǎn)生足夠強的電場，使電子加速躍入浮柵中，則使浮柵帶上負電荷，電壓脈沖消除后，浮柵上的電子可以長期保留；當浮柵管受到紫外光照射時，浮柵上的電子將流向襯底，擦除所記憶的信息，而為重新編程做好準備。,2020/9/12,7,浮柵型紫外線擦除熔絲結(jié)構(gòu),早期PROM器件采用此工藝,可反復(fù)編程 不用每次上電重新下載，但相對速度慢，功耗較大,2020/9/12,8,（3）浮柵型電可寫電擦除編程技（E2PROM）,此類器件在CMOS管的浮柵與漏極間有一薄氧化層區(qū)，其厚度為10m15m，可產(chǎn)生隧道效應(yīng)。編程（寫入）時，漏極接地，柵極加20V的脈沖電

4、壓，襯底中的電子將通過隧道效應(yīng)進入浮柵，浮柵管正常工作時處于截止狀態(tài)，脈沖消除后，浮柵上的電子可以長期保留；若將其控制柵極接地，漏極加20V的脈沖電壓，浮柵上的電子又將通過隧道效應(yīng)返回襯底，則使該管正常工作時處于導(dǎo)通狀態(tài)，達到對該管擦除的目的。編程和擦除都是通過在漏極和控制柵極上加入一定幅度和極性的電脈沖來實現(xiàn)，可由用戶在“現(xiàn)場”用編程器來完成。,2020/9/12,9,浮柵型電可擦除熔絲結(jié)構(gòu),大多數(shù)CPLD器件采用此工藝,可反復(fù)編程 不用每次上電重新下載，但相對速度慢，功耗較大,2020/9/12,10,（4）SRAM編程技術(shù),與浮柵型熔絲結(jié)構(gòu)基本相同。SRAM編程技術(shù)是在FPGA器件中采用

5、的主要編程工藝之一。SRAM型的FPGA是易失性的，斷電后其內(nèi)部編程數(shù)據(jù)（構(gòu)造代碼）將丟失，需在外部配接ROM存放FPGA的編程數(shù)據(jù)。,可反復(fù)編程，實現(xiàn)系統(tǒng)功能的動態(tài)重構(gòu) 每次上電需重新下載，實際應(yīng)用時需外掛EEPROM用于保存程序,2020/9/12,11,二、復(fù)雜可編程邏輯器件（CPLD）的基本原理,現(xiàn)在一般把所有超過某一集成度（如1000門以上）的PLD器件都稱為CPLD。 CPLD由可編程邏輯的功能塊圍繞一個可編程互連矩陣構(gòu)成。由固定長度的金屬線實現(xiàn)邏輯單元之間的互連，并增加了I/O控制模塊的數(shù)量和功能。可以把CPLD的基本結(jié)構(gòu)看成由可編程邏輯陣列（LAB）、可編程I/O控制模塊和可編

6、程內(nèi)部連線（PIA）等三部分組成。,2020/9/12,12,LAB,LAB,LAB,LAB,LAB,LAB,LAB,LAB,LAB,LAB,LAB,LAB,LAB,LAB,LAB,LAB,I/O控制模塊,P I A,MAX7123的結(jié)構(gòu),2020/9/12,13,1可編程邏輯陣列（LAB）,可編程邏輯陣列又若干個可編程邏輯宏單元（Logic Macro Cell，LMC）組成， LMC內(nèi)部主要包括與陣列、或陣列、可編程觸發(fā)器和多路選擇器等電路，能獨立地配置為時序或組合工作方式。,2020/9/12,14,宏單元結(jié)構(gòu)圖,2020/9/12,15,CPLD中與、或門的表示方法,2020/9/12

7、,16,（1）乘積項共享結(jié)構(gòu),在CPLD的宏單元中，如果輸出表達式的與項較多，對應(yīng)的或門輸入端不夠用時，可以借助可編程開關(guān)將同一單元（或其他單元）中的其他或門與之聯(lián)合起來使用，或者在每個宏單元中提供未使用的乘積項給其他宏單元使用。,2020/9/12,17,EPM7128E乘積項擴展和并聯(lián)擴展項的結(jié)構(gòu)圖,2020/9/12,18,（2）多觸發(fā)器結(jié)構(gòu),早期可編程器件的每個輸出宏單元（OLMC）只有一個觸發(fā)器，而CPLD的宏單元內(nèi)通常含兩個或兩個以上的觸發(fā)器，其中只有一個觸發(fā)器與輸出端相連，其余觸發(fā)器的輸出不與輸出端相連，但可以通過相應(yīng)的緩沖電路反饋到與陣列，從而與其他觸發(fā)器一起構(gòu)成較復(fù)雜的時序電

8、路。這些不與輸出端相連的內(nèi)部觸發(fā)器就稱為“隱埋”觸發(fā)器。這種結(jié)構(gòu)可以不增加引腳數(shù)目，而增加其內(nèi)部資源。,2020/9/12,19,（3）異步時鐘,早期可編程器件只能實現(xiàn)同步時序電路，在CPLD器件中各觸發(fā)器的時鐘可以異步工作，有些器件中觸發(fā)器的時鐘還可以通過數(shù)據(jù)選擇器或時鐘網(wǎng)絡(luò)進行選擇。此外，OLMC內(nèi)觸發(fā)器的異步清零和異步置位也可以用乘積項進行控制，因而使用更加靈活。,2020/9/12,20,2可編程I/O單元（IOC）,CPLD的I/O單元（Input/Output Cell，IOC），是內(nèi)部信號到I/O引腳的接口部分。根據(jù)器件和功能的不同，各種器件的結(jié)構(gòu)也不相同。由于陣列型器件通常只有

9、少數(shù)幾個專用輸入端，大部分端口均為I/O端，而且系統(tǒng)的輸入信號通常需要鎖存。因此I/O常作為一個獨立單元來處理。,2020/9/12,21,3可編程內(nèi)部連線（PIA）,可編程內(nèi)部連線的作用是在各邏輯宏單元之間以及邏輯宏單元和I/O單元之間提供互連網(wǎng)絡(luò)。各邏輯宏單元通過可編程連線陣列接收來自輸入端的信號，并將宏單元的信號送目的地。這種互連機制有很大的靈活性，它允許在不影響引腳分配的情況下改變內(nèi)部的設(shè)計。,2020/9/12,22,三、現(xiàn)場可編程門陣列（FPGA）的基本原理,FPGA出現(xiàn)在20世紀80年代中期，與陣列型PLD有所不同，F(xiàn)PGA由許多獨立的可編程邏輯模塊組成，用戶可以通過編程將這些模

10、塊連接起來實現(xiàn)不同的設(shè)計。FPGA具有更高的集成度、更強的邏輯實現(xiàn)能力和更好的設(shè)計靈活性。 FPGA器件具有高密度、高速率、系列化、標準化、小型化、多功能、低功耗、低成本，設(shè)計靈活方便，可無限次反復(fù)編程，并可現(xiàn)場模擬調(diào)試驗證等特點。,2020/9/12,23,FPGA由可編程邏輯塊（CLB）、輸入/輸出模塊（IOB）及可編程互連資源（PIR）等三種可編程電路和一個SRAM結(jié)構(gòu)的配置存儲單元組成。CLB是實現(xiàn)邏輯功能的基本單元，它們通常規(guī)則地排列成一個陣列，散布于整個芯片中；可編程輸入/輸出模塊（IOB）主要完成芯片上的邏輯與外部引腳的接口，它通常排列在芯片的四周；可編程互連資源（IR）包括各種

11、長度的連線線段和一些可編程連接開關(guān)，它們將各個CLB之間或CLB與IOB之間以及IOB之間連接起來，構(gòu)成特定功能的電路。,2020/9/12,24,FPGA的基本結(jié)構(gòu)圖,2020/9/12,25,1可編程邏輯塊（CLB）,CLB主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。邏輯函數(shù)發(fā)生器主要由查找表LUT(look up table)構(gòu)成,函數(shù)發(fā)生器基于查找表單元：,2020/9/12,26,3可編程互連資源（PIR）,PIR由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開關(guān)，通過自動布線實現(xiàn)各種電路的連接。實現(xiàn)FPGA內(nèi)部的CLB和CLB之間、CLB和IOB之間的連接。 XC4000系列采

12、用分段互連資源結(jié)構(gòu)，按相對長度可分為單長線、雙長線和長線等三種。,2輸入/輸出模塊（IOB）,IOB主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)/鎖存器、輸出緩沖器組成，每個IOB控制一個引腳，它們可被配置為輸入、輸出或雙向I/O功能。,2020/9/12,27,四、CPLD與FPGA的區(qū)別,2020/9/12,28,FPGA采用SRAM進行功能配置，可重復(fù)編程，但系統(tǒng)掉電后，SRAM中的數(shù)據(jù)丟失。因此，需在FPGA外加EPROM，將配置數(shù)據(jù)寫入其中，系統(tǒng)每次上電自動將數(shù)據(jù)引入SRAM中。CPLD器件一般采用EEPROM存儲技術(shù)，可重復(fù)編程，并且系統(tǒng)掉電后，EEPROM中的數(shù)據(jù)不會丟失，適于數(shù)據(jù)的保

13、密。,FPGA器件含有豐富的觸發(fā)器資源，易于實現(xiàn)時序邏輯，如果要求實現(xiàn)較復(fù)雜的組合電路則需要幾個CLB結(jié)合起來實現(xiàn)。CPLD的與或陣列結(jié)構(gòu)，使其適于實現(xiàn)大規(guī)模的組合功能，但觸發(fā)器資源相對較少。,2020/9/12,29,FPGA為細粒度結(jié)構(gòu)，CPLD為粗粒度結(jié)構(gòu)。FPGA內(nèi)部有豐富連線資源，CLB分塊較小，芯片的利用率較高。CPLD的宏單元的與或陣列較大，通常不能完全被應(yīng)用，且宏單元之間主要通過高速數(shù)據(jù)通道連接，其容量有限，限制了器件的靈活布線，因此CPLD利用率較FPGA器件低。,FPGA為非連續(xù)式布線，CPLD為連續(xù)式布線。FPGA器件在每次編程時實現(xiàn)的邏輯功能一樣，但走的路線不同，因此延

14、時不易控制，要求開發(fā)軟件允許工程師對關(guān)鍵的路線給予限制。CPLD每次布線路徑一樣，CPLD的連續(xù)式互連結(jié)構(gòu)利用具有同樣長度的一些金屬線實現(xiàn)邏輯單元之間的互連。連續(xù)式互連結(jié)構(gòu)消除了分段式互連結(jié)構(gòu)在定時上的差異，并在邏輯單元之間提供快速且具有固定延時的通路。CPLD的延時較小。,2020/9/12,30,五、大的PLD生產(chǎn)廠家, 最大的PLD供應(yīng)商之一 FPGA的發(fā)明者，最大的PLD供應(yīng)商之一 ISP技術(shù)的發(fā)明者 提供軍品及宇航級產(chǎn)品,2020/9/12,31,Altera 主流芯片,1. 主流CPLD產(chǎn)品： MAXII：新一代PLD器件,0.18um falsh工藝,2004年底推出,采用FPG

15、A結(jié)構(gòu),配置芯片集成在內(nèi)部,和普通PLD一樣上電即可工作。容量比上一代大大增加,內(nèi)部集成一片8Kbits串行EEPROM,增加很多功能。MAXII采用2.5v或者3.3v內(nèi)核電壓,MAXII G系列采用1.8v內(nèi)核電壓。早期的CPLD芯片主要有MAX3000、MAX7000系列。,2020/9/12,32,2.主流FPGA產(chǎn)品 Altera的主流FPGA分為兩大類,一種側(cè)重低成本應(yīng)用,容量中等,性能可以滿足一般的邏輯設(shè)計要求,如Cyclone,CycloneII;還有一種側(cè)重于高性能應(yīng)用,容量大,性能能滿足各類高端應(yīng)用,如Startix,StratixII等,用戶可以根據(jù)自己實際應(yīng)用要求進行選

16、擇。 在性能可以滿足的情況下,優(yōu)先選擇低成本器件。,Cyclone（颶風(fēng)）：Altera中等規(guī)模FPGA,2003年推出,0.13um工藝,1.5v內(nèi)核供電,與Stratix結(jié)構(gòu)類似,是一種低成本FPGA系列 ,是目前主流產(chǎn)品,其配置芯片也改用全新的產(chǎn)品。,2020/9/12,33,CycloneII：Cyclone的下一代產(chǎn)品,2005年開始推出,90nm工藝,1.2v內(nèi)核供電,屬于低成本FPGA,性能和Cyclone相當,提供了硬件乘法器單元,2020/9/12,34,Stratix ：altera大規(guī)模高端FPGA,2002年中期推出,0.13um工藝,1.5v內(nèi)核供電。集成硬件乘加器,

17、芯片內(nèi)部結(jié)構(gòu)比Altera以前的產(chǎn)品有很大變化。,2020/9/12,35,StratixII: Stratix的下一代產(chǎn)品,2004年中期推出,90um工藝,1.2v內(nèi)核供電,大容量高性能FPGA,2020/9/12,36,Xilinx 主流芯片,1. 主流CPLD產(chǎn)品：,XC9500 Flash工藝PLD,常見型號有XC9536，XC9572，XC95144等。型號后兩位表示宏單元數(shù)量。,CoolRunner-II： 1.8v低功耗PLD產(chǎn)品， 簡評：靜態(tài)功耗很低，性能指標優(yōu)于XC9500，主要用于用于電池供電系統(tǒng)，但使用者還不是非常廣泛,2020/9/12,37,2.主流FPGA產(chǎn)品 X

18、ilinx的主流FPGA分為兩大類，一種側(cè)重低成本應(yīng)用，容量中等，性能可以滿足一般的邏輯設(shè)計要求，如Spartan系列；還有一種側(cè)重于高性能應(yīng)用，容量大，性能能滿足各類高端應(yīng)用，如Virtex系列，用戶可以根據(jù)自己實際應(yīng)用要求進行選擇。 在性能可以滿足的情況下，優(yōu)先選擇低成本器件。,Spartan-3/3L: 新一代FPGA產(chǎn)品，結(jié)構(gòu)與VirtexII類似，全球第一款90nm工藝FPGA，1.2v內(nèi)核，于2003年開始陸續(xù)推出。 簡評：成本低廉，總體性能指標不是很優(yōu)秀，適合低成本應(yīng)用場合，是Xilinx未來幾年在低端FPGA市場上的主要產(chǎn)品,2020/9/12,38,Spartan-3E：xilinx最新推出的低成本FPGA，基于Spartan-3/3L，對性能和成本進