ESD靜電保護(hù).ppt

1、項(xiàng)目匯報(bào),項(xiàng)目名稱：基于45nm工藝下的靜電保 護(hù)器件的設(shè)計(jì)與仿真 匯報(bào)人：楊彬彬,項(xiàng)目簡(jiǎn)介,項(xiàng)目背景 集成電路在制造、封裝、運(yùn)輸和使用過(guò)程中,都不可避免的會(huì)產(chǎn)生靜電電荷的積累及相應(yīng)的放電現(xiàn)象。 半導(dǎo)體芯片在生產(chǎn)、運(yùn)輸過(guò)程中都可能被靜電放電所損壞。 因靜電放電而導(dǎo)致的電子產(chǎn)品失效占所有的37%，每年造成損失高達(dá)450億美元。 隨著集成電路制造工藝的不斷發(fā)展,晶體管尺寸的不斷減小,ESD的設(shè)計(jì)越來(lái)越成為一個(gè)難題。,項(xiàng)目簡(jiǎn)介,中國(guó)和美國(guó)在ESD保護(hù)領(lǐng)域研究對(duì)比,國(guó)內(nèi)ESD方向發(fā)展空間很大！,什么是ESD？,對(duì)于芯片而言,ESD 現(xiàn)象具體表現(xiàn)為,外部環(huán)境或芯片內(nèi)部積累的大量靜電電荷瞬間通過(guò)引腳(PI

2、N)進(jìn)入或流出芯片內(nèi)部,此瞬態(tài)大電流峰值可以達(dá)到數(shù)安培以上,足以造成結(jié) PN 結(jié)擊穿、金屬熔斷、柵氧化層擊穿等不可恢復(fù)性損傷。芯片在生產(chǎn)制造、測(cè)試、存放和運(yùn)輸過(guò)程中,每一個(gè)階段每一個(gè)步驟都可能會(huì)造成 ESD 損害,具有很大的偶然性和隨機(jī)性。 ESD防護(hù)就是在芯片的端口處提供一個(gè)旁路用來(lái)泄放靜電脈沖。,靜電放電模式,HBM人體放電模式 MM機(jī)器放電模式 CDM組件充電模式 IEC國(guó)際電子技術(shù)委員會(huì),HBM,人體放電模式(HBM)主要模擬的是人體接觸芯片管腳引入的ESD沖擊(圖1.1)。其等效等效模型如圖1.2所示，其中的電容C代表的是人體的等效電容。,MM,機(jī)器放電模式(MM)與HBM相對(duì)應(yīng),模

3、擬的是帶有電荷的機(jī)械，工具與芯片接觸時(shí)放電的情況，其等效電路圖如圖1.3所示。,CDM,組件充電模式(CDM) 主要模擬的是封裝好的芯片在運(yùn)輸、裝配過(guò)程中攜帶了電荷,當(dāng)芯片與地之間有直接通路時(shí),存儲(chǔ)在芯片上的電荷會(huì)流經(jīng)芯片的管腳到地泄放,其中就會(huì)對(duì)芯片中的一些薄弱部位造成損壞(圖1.5)，圖1.6中的是CDM模式下的等效電路圖。,CDM,特點(diǎn)： 寄生電阻較小、 瞬時(shí)放電峰值較大（是相同ESD應(yīng)力下HBM峰值電壓的15一20倍）、 快速?zèng)_擊。,IEC,IEC測(cè)試主要針對(duì)的是系統(tǒng)級(jí)的ESD測(cè)試,即衡量整個(gè)系統(tǒng)或者電子產(chǎn)品整機(jī)的抗ESD能力,這對(duì)設(shè)備的電磁兼容性、屏蔽、板級(jí)ESD/E0S防護(hù),片上E

4、SD防護(hù)是個(gè)綜合性的測(cè)試。使用的是ESD Gun(圖1.7）。,對(duì)比HBM、MM、CDM三者的脈沖放電波形可以看到三者之間的差別HBM最為緩慢，持續(xù)時(shí)間長(zhǎng),MM呈現(xiàn)正負(fù)來(lái)回震蕩趨勢(shì),CDM速度最快,過(guò)沖較大。,45nm工藝下靜電保護(hù)存在的挑戰(zhàn),器件特征尺寸按比例縮小,導(dǎo)致了更薄的柵氧化層,更短的溝道長(zhǎng)度,更淺的源漏接觸深度,更大的連線寄生電阻,同時(shí)使用的先進(jìn)的輕摻雜漏(LDD)結(jié)構(gòu)和硅化物注入(silicided-diffusion)等先進(jìn)工藝技術(shù)，這些特點(diǎn)使得 ESD 對(duì)器件可靠性的危害變得越來(lái)越顯著。,45nm工藝下靜電保護(hù)存在的挑戰(zhàn),當(dāng)前超大規(guī)模 SOC 芯片的集成度和復(fù)雜度越來(lái)越高,具

5、有數(shù)?；旌?、多電源、高密度引腳、復(fù)雜的封裝形式眾多等特點(diǎn),增加了 SOC 芯片內(nèi)部電路受到 ESD 損害的幾率。因此,傳統(tǒng)僅在輸入輸出管腳放置 ESD 保護(hù)電路的防護(hù)方法,已不能適用新的 ESD 測(cè)試方法，當(dāng)前的SOC 芯片必須要采用全芯片(Whole Chip)ESD 網(wǎng)絡(luò)保護(hù)設(shè)計(jì),才能真正的避免內(nèi)部電路發(fā)生異常 ESD 損傷。,45nm工藝下靜電保護(hù)存在的挑戰(zhàn),ESD結(jié)構(gòu)的金屬化是許多ESD設(shè)計(jì)人員所公認(rèn)的主要制約因素之一。在CMOS技術(shù)中，縮小比例過(guò)程中金屬厚度大大減少，這強(qiáng)烈影響了ESD性能。,45nm工藝下靜電保護(hù)存在的挑戰(zhàn),其他因素 納米工藝下脆弱柵氧等結(jié)構(gòu)對(duì)于ESD器件的開(kāi)啟速度

6、和開(kāi)啟電壓有著更高更苛刻的要求。 ESD 保護(hù)電路并不是普適的,對(duì)于新的產(chǎn)品或者新的工藝,需要重新設(shè)計(jì)，同時(shí)受到芯片功能、芯片面積、封裝等諸多因素制約。,總之，要設(shè)計(jì)出基于45nm工藝下的靜電保護(hù)器件，我們需要仔細(xì)調(diào)查不同電壓域之間的通信線路，綜合考慮各種因素，以防止氧化破裂里面的核心芯片，來(lái)設(shè)計(jì)出滿足要求的靜電保護(hù)電路，并在最后通過(guò)仿真軟件對(duì)所設(shè)計(jì)的ESD保護(hù)電路進(jìn)行仿真，測(cè)試其性能。,研究目標(biāo)與結(jié)果,針對(duì)某一特定功能電路，設(shè)計(jì)出相對(duì)較優(yōu)的ESD保護(hù)電路，并對(duì)一些現(xiàn)有的相關(guān)靜電防護(hù)問(wèn)題提出解決方案。 小組成員人均發(fā)表一篇相關(guān)論文。,研究進(jìn)度及安排,2013.4.15-2013.8.30 閱讀相關(guān)書籍，補(bǔ)充基礎(chǔ)知識(shí)。 2013.9.01-2013.10.30 熟悉相關(guān)軟件，進(jìn)行一些簡(jiǎn)單電路的ESD設(shè)計(jì)與仿真。 2013.11.1-2014.2.28