數電-組合邏輯電路練習題ppt課件.ppt

1、第 1 頁,數 字 電 子 技 術 自 測 練 習,第 3 章 組合邏輯電路,第 2 頁,數字電子技術 第 3 章 組合邏輯電路 單項選擇題,1、組合邏輯電路 在結構上 ( ) 。,根據組合邏輯電路任一時刻的輸出信號，僅取決于該時刻的輸入信號，而與輸入信號作用前電路所處的狀態(tài)無關的功能特點，在結構上僅由門構成且沒有反饋。,第 3 頁,數字電子技術 第 3 章 組合邏輯電路 單項選擇題,2、下列對組合邏輯電路特點的敘述中，錯誤的是 ( ) 。,組合邏輯電路在結構上，僅由門構成，沒有反饋，沒有存儲元件。 因而在邏輯功能上，當時的輸入信號決定著當時的輸出信號。,第 4 頁,數字電子技術 第 3 章

2、組合邏輯電路 單項選擇題,3、下列器件中，實現邏輯加法運算的是 ( ) 。,半加器、全加器、加法器等電路，是實現算術加法運算而不是實現邏輯加法運算。 或門電路不是實現邏輯加法運算。,第 5 頁,數字電子技術 第 3 章 組合邏輯電路 單項選擇題,4、可以有多個輸入信號同時有效的編碼器是 ( ) 。,二進制編碼器、二 十進制編碼器（ 8421BCD碼編碼器是二 十進制編碼器的一種），其輸入量有約束，任一時刻只允許一個輸入信號有效，只對有效的一個輸入信號進行編碼。即限制輸入方式保證任一時刻只對一個輸入信號進行編碼。 優(yōu)先編碼器，輸入量無約束，允許同一時刻有多個輸入信號有效，但只對其中一個優(yōu)先級別高

3、的輸入信號進行編碼。即電路能選擇一個輸入信號進行編碼。,第 6 頁,數字電子技術 第 3 章 組合邏輯電路 單項選擇題,5、3線 8線譯碼器74LS138，當控制端使其處于不譯碼狀態(tài)時， 各輸出端的狀態(tài)為 ( ) 。,74LS138是 0 輸出有效的 3線 8線譯碼器，處于不譯碼狀態(tài)時各輸出端應無輸出，即為全為1狀態(tài) 。,第 7 頁,數字電子技術 第 3 章 組合邏輯電路 單項選擇題,6、下列不是3線 8線譯碼器74LS138 輸出端狀態(tài)的是 ( ) 。,譯碼工作時，74LS138是 0 輸出有效的 3線 8線譯碼器，每輸入一組代碼，8個輸出端只有1個輸出端為0，其他輸出端為1； 處于不譯碼狀

4、態(tài)時各輸出端全為1 。,第 8 頁,數字電子技術 第 3 章 組合邏輯電路 單項選擇題,7、n 位代碼輸入的二進制譯碼器，每輸入一組代碼時，有輸出信號 的輸出端個數為 ( ) 。,二進制譯碼器工作時，將所輸入的一組代碼翻譯成唯一的一個十進制數。因此，每輸入一組代碼僅1個輸出端有輸出信號。,第 9 頁,數字電子技術 第 3 章 組合邏輯電路 單項選擇題,第 10 頁,數字電子技術 第 3 章 組合邏輯電路 單項選擇題,9、4位二進制譯碼器 ，其輸出端個數為 ( ) 。,二進制譯碼器，工作時將輸入變量的全部取值組合都翻譯成十進制數。 4位二進制譯碼器，有4個輸入變量，應譯成 24 = 16 個十進

5、 制數，即有16個輸出端。,第 11 頁,數字電子技術 第 3 章 組合邏輯電路 單項選擇題,10、集成4位二進制數據比較器為最低位芯片時 ，級聯輸入端（擴展 端）的接法是 ( ) 。,集成4位二進制數據比較器的輸出是由比較輸入、級聯輸入（擴展輸入）共同決定的，級聯輸入是更低位的比較結果（不是數本身）。 比較時，高位能確定出大小關系則不看低位，高位相等時由低位決定比較結果。 因此，比較器為最低位芯片時級聯輸入端（擴展端）的接法是： (ab)=0, (a=b)=1, (ab)=0,第 12 頁,數字電子技術 第 3 章 組合邏輯電路 單項選擇題,11、4選1數據選擇器，地址輸入量為 A1、A0

6、，數據輸入量為 D3、D2 、 D1、D0 , 若使輸出Y = D2，則應使地址輸入A1A0 = ( ) 。,第 13 頁,數字電子技術 第 3 章 組合邏輯電路 單項選擇題,12、 如圖所示的組合邏輯電路，所實現的邏輯功能為 ( ) 。,第 14 頁,數字電子技術 第 3 章 組合邏輯電路 單項選擇題,13、由3線8線譯碼器芯片74LS138構成的電路如圖所示，其輸 出表達式為 ( ) 。,由邏輯圖寫出邏輯表達式：,第 15 頁,數字電子技術 第 3 章 組合邏輯電路 單項選擇題,14、圖示為用3線 8線譯碼器74LS138 構成的4路數據分配器，在地 址 A1、A0 的控制下可將數據D 分

7、配到 F0 F3 不同的輸出端。當F0 = D時， A1A0 應為 ( ) 。,第 16 頁,數字電子技術 第 3 章 組合邏輯電路 單項選擇題,15、圖示為用4位加法器 構成的8421BCD碼監(jiān)視器，當輸入的代碼 A3A2 A1A0 為偽碼 1010 1111 時，其輸出F = ( ) 。,A3A2 A1A0 為偽碼 1010 1111 時 ，分別和 0110 進行算術加法運算，使進位輸出 CO = 1, 即 F = 1。,第 17 頁,數字電子技術 第 3 章 組合邏輯電路 單項選擇題,第 18 頁,數字電子技術 第 3 章 組合邏輯電路 單項選擇題,17、由4選1數據選擇器構成的電路如圖

8、所示，其最簡與或表達式 為 ( ) 。,第 19 頁,數字電子技術 第 3 章 組合邏輯電路 單項選擇題,18、用下列器件分別設計組合邏輯電路時，需要進行函數化簡的 是 ( ) 。,用門電路設計組合邏輯電路，所用器件的數量與函數式的繁簡程度有關，函數式越簡單，所用器件數量越少。 用譯碼器 、數據選擇器設計組合邏輯電路，只需將函數是轉換成與所用器件的邏輯函數一致的形式。 加法器一般只適合于輸出和輸入相差一個常數的邏輯問題的設計。,第 20 頁,數字電子技術 第 3 章 組合邏輯電路 單項選擇題,第 21 頁,數字電子技術 第 3 章 組合邏輯電路 單項選擇題,第 22 頁,數字電子技術 第 3

9、章 組合邏輯電路 單項選擇題,第 23 頁,數字電子技術 第 3 章 組合邏輯電路 單項選擇題,22、在設計8421BCD碼的譯碼器時，可以做為無關項在設計中加以 利用的偽碼為 0000 1111 中16 種狀態(tài)的 ( ) 。,8421BCD碼的取值范圍為 0000 1001，是 0000 1111 中的前10個狀態(tài)。 因此， 0000 1111中的后6個狀態(tài)為偽碼。,第 24 頁,數字電子技術 第 3 章 組合邏輯電路 單項選擇題,23、4選1數據選擇器的地址輸入為A1 、 A0 ，數據輸入為D0、D1 、 D2、D3 ，若用他實現邏輯函數 F = A + B ，且A、B作地址輸入 量，則要

10、求數據輸入端D0D1 D2D3為 ( ) 。,第 25 頁,數字電子技術 第 3 章 組合邏輯電路 單項選擇題,24、下列中規(guī)模組合邏輯器件中，能夠將并行數據轉換成串行數據 的是 ( ) 。,數據選擇器具有在地址輸入量的控制下，從多個輸入數據中選擇一個做輸出的功能。 當按時序依次選擇一個輸入數據做輸出時，即可實現將并行數據轉換成串行數據。,第 26 頁,數字電子技術 第 3 章 組合邏輯電路 單項選擇題,25、若用4選1數據選擇器通過兩級選擇方式構成16選1數據選擇器， 所用4選1數據選擇器的個數為 ( ) 。,16選1數據選擇器有16個數據輸入端，用4個 4選1數據選擇器構成有16個數據輸入

11、端的第一級，再用1個4選1數據選擇器構成對前4個數據選擇器的輸出進行選擇的第二級。 共用5個4選1數據選擇器。,第 27 頁,數字電子技術 第 3 章 組合邏輯電路 單項選擇題,26、集成4位二進制數據比較器的比較輸入為A3A2 A1A0 、B3B2 B1B0， 級聯輸入端（擴展端）接成 (ab)=0、(a=b)=1、 (ab)=0 ，當用于比 較2個三位二進制數A2 A1A0 、B2 B1B0的大小、相等關系時，應使比較 器的A3、B3 為 ( ) 。,級聯輸入端（擴展端）接成 (ab)=0、(a=b)=1、 (ab)=0 時，比較結果由比較輸入端決定，比較方式是： 高位相等時由低位決定比較

12、結果。,第 28 頁,數字電子技術 第 3 章 組合邏輯電路 單項選擇題,27、下列函數中，不存在競爭冒險的是 ( ) 。,第 29 頁,數字電子技術 第 3 章 組合邏輯電路 單項選擇題,28、下列函數中，存在競爭冒險的是 ( ) 。,第 30 頁,數字電子技術 第 3 章 組合邏輯電路 單項選擇題,第 31 頁,數字電子技術 第 3 章 組合邏輯電路 單項選擇題,30、 中規(guī)模集成組合邏輯電路，其不使用輸出端的接法是 ( ) 。,輸出端可對外輸出高、低電平信號，若將其接地、接電源、接高電平，將會損壞輸出端。 因此，不使用的輸出端應將其懸空，即什么都不接。,第 32 頁,數字電子技術 第 3

13、 章 組合邏輯電路 填空題,1、若一個邏輯電路，其任一時刻的輸出信號僅取決于該時刻 取值的組合，而與電路以前的 無關，則該邏輯電路稱為 組合邏輯電路。,輸入信號 狀態(tài),組合邏輯電路在結構上，僅由門構成，沒有反饋，沒有存儲元件。 因而在邏輯功能上，當時的輸入信號決定著當時的輸出信號。,第 33 頁,數字電子技術 第 3 章 組合邏輯電路 填空題,2、實現兩個一位二進制數相加，產生一位和值及一位進位值，但不 考慮低位來的進位的加法器稱為 ；將低位來的進位與兩 個一位二進制數一起相加，產生一位和值及一位向高位進位的加法器 稱為 。,半加器 全加器,半加器，僅對加數、被加數兩個一位二進制數進行算術加運

14、算，不考慮低位來的進位數； 全加器，對加數、被加數及低位來的進位數三個一位二進制數進行算術加運算。,第 34 頁,數字電子技術 第 3 章 組合邏輯電路 填空題,3、 一個半加器的輸入為 Ai、Bi ，其和輸出邏輯表達式 Si = ，進位輸出邏輯表達式Ci+1 = 。,Si = AiBi Ci+1= AiBi,第 35 頁,數字電子技術 第 3 章 組合邏輯電路 填空題,4、 一個全加器，當輸入 Ai = 1 、Bi = 0、Ci = 1 時，其和輸出 Si = ，進位輸出Ci+1 = 。,0 1,三個相加的數進行算術加運算： 1+ 0 +1 = 10 本位的和數為 0，向高位的進位數為1。,

15、第 36 頁,數字電子技術 第 3 章 組合邏輯電路 填空題,5、 優(yōu)先編碼器的輸入信號沒有約束，可以同時出現多個有效電平，但只對 進行編碼。,一個優(yōu)先級高的輸入信號,優(yōu)先編碼器對所有的輸入信號預先設置優(yōu)先級，當同一時刻有多個輸入信號有效時，電路能選擇一個優(yōu)先級別高的輸入信號進行編碼。,第 37 頁,數字電子技術 第 3 章 組合邏輯電路 填空題,6、 二進制編碼器、二十進制編碼器、優(yōu)先編碼器中，對輸入信號沒有約束的是 。,優(yōu)先編碼器,任何編碼器都是任一時刻只對一個輸入信號進行編碼。 二進制編碼器、二十進制編碼器在輸入時進行約束限制，只允許一個信號輸入。 優(yōu)先編碼器由電路進行選擇，當同一時刻有

16、多個輸入信號有效時，選擇一個優(yōu)先級別高的輸入信號進行編碼。,第 38 頁,數字電子技術 第 3 章 組合邏輯電路 填空題,7、 一位數據比較器，若A、B為兩個一位數碼的表示變量，當 AB 時輸出 Y =1，則輸出 Y 的表達式為 Y = 。,第 39 頁,數字電子技術 第 3 章 組合邏輯電路 填空題,8、 如圖所示的組合邏輯電路，輸出邏輯表達式 Y = 。,由門的運算關系，由輸入端到輸出端逐級寫出邏輯表達式再化簡：,第 40 頁,數字電子技術 第 3 章 組合邏輯電路 填空題,9、 由4位加法器74LS283構成 的組合邏輯電路如圖所示，邏 輯功能是 。,將余3碼轉換成8421BCD碼,4位

17、加法器 74LS283 的進位輸入 CI = 0, 被加數輸入B3 B2 B1 B0 = 1101,輸出關系式： WXYZ = DCBA + 1101 是余3碼轉換成8421BCD碼的關系式。,第 41 頁,數字電子技術 第 3 章 組合邏輯電路 填空題,10、 如圖所示的組合邏輯電路， 其輸出邏輯表達式 F(A,B,C) =m ( ) 。,3，5，6，7,第 42 頁,數字電子技術 第 3 章 組合邏輯電路 填空題,11、 如圖所示的組合邏輯電路， 當輸入 ABC = XYZ 時， 輸出 F = ，當輸入 ABC XYZ 時，輸出 F = ， 該電路的邏輯功能是 。,0 1 對2個三位二進制數進行同比較,第 43 頁,數字電子技術 第 3 章 組合邏輯電路 填空題,12、如圖所示的組合邏輯電 路， 其輸出邏輯表達式為 F= 。,由邏輯電路的輸入端到輸出端逐級寫出邏輯表達式 ：,