Cadence一級(jí)差分運(yùn)放的仿真實(shí)現(xiàn).ppt

1、,課時(shí)三、一級(jí)差分運(yùn)放仿真實(shí)現(xiàn),一級(jí)差分運(yùn)放,放大器是模擬與數(shù)字電路中的一個(gè)基本結(jié)構(gòu)，對(duì)功耗、線(xiàn)性度、增益、速度、噪聲都有較高的要求。 差分放大器具有更強(qiáng)的抗干擾能力。 運(yùn)算放大器是模擬系統(tǒng)和混合系統(tǒng)中一個(gè)完整的模塊，運(yùn)放一般用來(lái)實(shí)現(xiàn)一個(gè)反饋系統(tǒng),差分輸入，單端輸出一級(jí)運(yùn)放,仿真要求,DC掃描 輸入輸出共模范圍 AC分析 相位裕度 輸入輸出共模范圍 共模增益 共模抑制比（CMRR） 電源抑制比（PSRR）,實(shí)驗(yàn)步驟,一、啟動(dòng)Cadence，完成電路圖的繪制,實(shí)驗(yàn)步驟,二、設(shè)置參數(shù),根據(jù)工藝，設(shè)定model name、Width、Length。設(shè)定電源電壓V0為1.8V，偏置電壓源V1為0.6V

2、。差分輸入電壓源分別設(shè)置為變量vin1、vin2。,實(shí)驗(yàn)步驟,三、DC掃描,設(shè)定model library、設(shè)置仿真條件,實(shí)驗(yàn)步驟,設(shè)定DC掃描變量vin1，掃描范圍01.8V，選擇輸出、參數(shù)分析,實(shí)驗(yàn)步驟,點(diǎn)擊分析，可得出仿真結(jié)果,仿真可以看出最小輸入共模電壓為0.8V左右，小于 0.8V的輸入共模電平會(huì)使尾電流源M0進(jìn)入線(xiàn)性區(qū)，M1，M2進(jìn)入亞閾值導(dǎo)通狀態(tài)；最大輸入共模電壓為1.4V左右，大于該值的輸入共模電壓很容易使M1，M2進(jìn)入線(xiàn)性區(qū)。也可以隨著Vin2的增大，輸出擺幅越來(lái)越小。,實(shí)驗(yàn)步驟,四、相位裕度，設(shè)定vin1、vin2的AC magnitude為0.5V、-0.5V,實(shí)驗(yàn)步驟,

3、四、將plotting mode換為append，plot圖像兩次,實(shí)驗(yàn)步驟,仿真輸出為mag，將圖形換成phase、dB20表示，增益為0時(shí)，可看出相移為-106，即相位裕度為74。,實(shí)驗(yàn)步驟,五、差模增益,從仿真結(jié)果可以看成，低頻時(shí)，差模增益為175,實(shí)驗(yàn)步驟,六、共模增益 將vin1，vin2的AC magnitude都設(shè)為1。,實(shí)驗(yàn)步驟,我們可以看到，即使電路是完全對(duì)稱(chēng)的，輸出信號(hào)也會(huì)因?yàn)檩斎牍材Ｗ兓儾睢?實(shí)驗(yàn)步驟,七、共模抑制比 所需要的差動(dòng)增益與不希望的共模增益的比值來(lái)衡量對(duì)共模擾動(dòng)的抑制能力。定義“共模抑制比”（CMRR） 本實(shí)驗(yàn)中，低頻時(shí)ACM大約為0.023，ADM大約為173，因此CMRR大約為75dB,CMRR=,實(shí)驗(yàn)步驟,八、電源抑制比 將vin1、vin2的AC magnitude設(shè)為0，電源的AC magnitude設(shè)為1,實(shí)驗(yàn)步驟,在低頻時(shí)從VDD到