INFINITY用戶手冊(cè)_中文.ppt

1、INFINITI 教育 材料,2010.10.,目 錄 概要 PG BOARD的結(jié)構(gòu) 2.1 PG BOARD的 外部 INTERFACE 2.2PG BOARD UNIT結(jié)構(gòu) 2.3PG BOARD LED 3.PG BOARD BLOCK DIAGRAM 3.1 LVDS SIGNAL BLOCK 3.1.1 EXTERNAL LVDS 3.1.2 INTERNAL LVDS 3.2外部通信 BLOCK 3.2.1 RS232通信 3.3POWER CONTROL BLOCK 3.3.1 POWER CONTROL 3.3.2 POWER SENSING 3.4POWER BLOCK 不良

2、 癥狀確認(rèn)或保養(yǎng) 4.1PALLET初始化 不良 4.2POWER VDD/VBL出力ON/OFF不良 4.3PATTERN 不良,概 要 INFINITI的使用 PG BOARD的 基本結(jié)構(gòu)和不良發(fā)生時(shí)為了保養(yǎng)會(huì)參考寫成材料.,2. PG BOARD的 結(jié)構(gòu),2.1 PG BOARD的 外部INTERFACE,CPU Download,P/G FPGA Download,Irda Interface,External LVDS Interface,External VDD Input,IP Control Interface,DTQ FPGA Download,POWER BLOCK CON

3、NECTOR,External PG 12V Power Input,Adapter Card 100P Connector (Female/Male),LVDS Interface Output 40P Connector Slave (Only Quad ),LCD Interface Output 50P Connector (Single, Dual, Quad),2.2 PG BOARD的UNIT結(jié)構(gòu),CPU,SRAM,LVDS TO TTL CONVERTOR,RS232 BLOCK,PLL Block,P/G BOARD Control FPGA Block,PGB Power

4、1.2V, 1.8V, 2.5V Block,PGB Power 5V Block,PGB Power 3.3V Block,VDD/VBL Meter Detect Block,Analog Dimming, HVS, BIST Signal Block,Dual to Quad Power Block,DDR DRAM Block,Dual to Quad Control FPGA,TTL TO LVDS CONVERTOR,TTL TO LVDS CONVERTOR,P/G BOARD INDICATE LED,LED CONTROL Block,2.2 PG BOARD的LED,LED

5、12 ; 有線 RS232 不可以通信的時(shí)候ON,LED2; FPGA Download error 時(shí) ON,LED13; RUN ; 正常的時(shí)候 閃爍. IT; IT Zone ON BT; Aging Zone ON,LED 14; BT; BT Zone ON FT; FT Zone ON VDD; VDD ON ON VDD CVP 時(shí) - 0.5秒 單位當(dāng) 閃爍. VDD OCP 時(shí) 0.25秒 單位當(dāng) 閃爍.,LED 15; VBL; VBL ON ON VBL CVP 時(shí) - 0.5單位當(dāng) 閃爍. VBL OCP 時(shí) 0.25秒 單位當(dāng) 閃爍. DE; Data 出力 時(shí) ON

6、 IP ON; IP ON ON,LED5; DLL_FAIL - 沒有CLK Input -on 有- off LED3; NO_DATA - 沒有DATA Input , 閃爍 - off,LED1; DATA_ON - Data On 時(shí) ON, Off 時(shí) off LED2; QUAD_EN - Quad 選擇時(shí) On, 另外 off,LED4; DONE_FAIL - DTQ FPGA Download 不良時(shí) on,LED1; 12V INPUT時(shí) ON,3. PG BOARD BLOCK DIAGRAM,3.1 LVDS SIGNAL BLOCK LVDS SIGNAL BLOC

7、K是EXTERNAL或者INTERNAL PATTERN PATTERN的信號(hào)處理生成有關(guān)的部分. ADAPTOR BOARD之前 定義BLOCK,3.1.1 EXTERNAL LVDS BLOCK 從檢測(cè)機(jī)輸入的LVDS 信號(hào)入出力有關(guān) BLOCK,TTL SIGNAL OUTPUT,EXTERNAL LVDS,INTERNAL LVDS,因?yàn)镕PGA pin數(shù)，不是TTL 方式 ， 出力 DDR( Double Data Rate ) 2.5V Level.,檢測(cè)機(jī),PALLET,LCM,EXTERNAL SIGNAL FLOW,LVDS,LVDS,TTL,TTL,TTL,DS90C320

8、2,FPGA XC3S250E,FPGA XC3S1000,THC63 LVD1023,ADAPTOR BOARD (DTQ BOARD),DDR,DDR,EXTERNAL LVDS 參考電路 LVDS TO TTL 變換,EXTERNAL LVDS 參考電路 FPGA TTL IN/ DDR OUTPUT,EXTERNAL LVDS參考電路 DDR OUTPUT,3.1.2 INTERNAL LVDS BLOCK 除了外部 LVDS SIGNAL之外自己PATTERN生成,TTL SIGNAL OUTPUT,PATTERN DATA,因?yàn)镕PGA pin 數(shù)， 不是TTL 方式 ， 出力 D

9、DR( Double Data Rate ) 2.5V Level.,PALLET,LCM,INTERNAL SIGNAL FLOW,LVDS,PATTERN DATA,TTL,TTL,BS62LV256 SCP70,FPGA XC3S250E,FPGA XC3S1000,THC63 LVD1023,ADAPTOR BOARD (DTQ BOARD),DDR,DDR,INTERNAL SIGNAL 參考電路 SRAM / FPGA,INTERNAL SIGNLA 參考電路DDR OUTPUT,3.2 外部 通信BLOCK 從檢測(cè)機(jī)為了控制PALLET, 送收信DATA 通信部分 定義外部通信B

10、LOCK,CPU Atmega128L,FPGA Interface,SRAM Memory,RS232C Interface 1,RS232C Interface 2,Hirose HIF3FB-40PA-2.54DSA,Yeonho SMAW250-7,3.2.1 RS232通信 從AUTOCONNECTOR輸入的RS232通信用通信CHIP CPU和通信BLOCK,RX, TX DATA,RS232,PALLET,RS232 通信 FLOW,AUTO CONNECTOR,ATMEGA128L,MAX3221 CAE,RX, TX DATA,RS-232,檢測(cè)機(jī),RS-232,AUTO C

11、ONNECTOR,RS232 通信參考 電路,3.3 POWER CONTROL BLOCK 為了PALLET下部的POWER MODULE控制或SENSING BLOCK,POWER SENSING,POWER CONTROL,3.3.1 POWER CONTROL POWER MODULE設(shè)定值或ON/OFF 控制 BLOCK,POWER CONTROL,PALLET,POWER MODULE,POWER CONTROL FLOW,PWR_SDA PWR_SCL,FPGA XC3S250E,HIF3H-60DA-2.54DSA,INT_VDD_ON VBL30V_ON,60P CONNEC

12、TOR,PWR_SDA PWR_SCL,INT_VDD_ON VBL30V_ON,VDD/VBL SUB BOARD,VDD/VBL ON/OFF CONTROL,VDD_ON VBL_ON,74LVC8t 245DBR,POWER CONTROL 參考電路,3.3.2 POWER SENSING POWER MODULE出力 電壓 電流 SENSING BLOCK,POWER SENSNIG,VDD/VBL 電壓電流,PALLET,POWER SENSING FLOW,VBL_ASEN VBL_VSEN,FPGA XC3S250E,HIF3H-60DA-2.54DSA,VDD_VSEN_P,

13、SHUNT REGISTER,AD7912ARM,AD7912ARM,TC1990,VDD_ASEN_P(VDD),VDD_ASEN_N,VDD_ASEN,Vmon_SCK Vmon_SDT,POWER SENSING 參考電路,POWER BLOCK 參考電路,4. 不良 癥狀 確認(rèn) 或 維修,這 菜單是不良Pallet分類分析，Pallet自己不良， 操作員的操作錯(cuò)誤或者， 連接cable的不良確認(rèn)等， 為了Pallet修理 標(biāo)出來(lái)需要的內(nèi)容 不良Pallet分類的情況會(huì)分開幾個(gè)種類. 1. 電路或部品不良 PCB上的焊接不良， Shot, 部品chip不良， 部品自己不良 是主原因. S

14、hort分開電源Short和一般Signal的別的Signal的Short. 電源Short分開配裝不良， 特定部品的I/O Port或者 全部Device有什么原因Damage然后Ground和電源變成Short或小Short 這時(shí)候電源Short沒出來(lái)電源（Over current protection 功能），電源 反復(fù)ON/OFF，過(guò)度Load當(dāng)電源發(fā)生電壓降下， 特定部品（不良部品).過(guò)度熱現(xiàn)象 Power Supply(12V)的current,電壓狀態(tài) monitoring之后Pallet全部電源狀態(tài)確認(rèn). Signal之間Short容易確認(rèn)眼里檢查,有的地方有的地方找出來(lái)困難.

15、 不良現(xiàn)象要的話, 需要忍耐. 2. 焊接不良 量產(chǎn)以后最多發(fā)生,不容易確認(rèn)的部分是焊接不良. 特別是SMD type的package焊接不良最多出來(lái)的ic. 在PGB上 FPGA(U14), DS90C3202(U13), TH63LVD1023(U18, U11), MAX3223CAP(U28), Amega128L等是SMD Type部品. 還有DIP Type部品的焊接時(shí)容易出來(lái)焊接不良要素是GND,電源PIN. 這是GND或電源用寬盤子做成Artwork. 用一般烙鐵熱量PCB上PAD和pin鉛不會(huì)完全連接,有的時(shí)候pin上鉛放上.烙鐵十分加熱以后開始焊接. 仔細(xì)的焊接不良是眼里容

16、易看不出來(lái), 放大鏡上也不容易區(qū)別.還有焊接以后沒出來(lái)時(shí)間過(guò)去之后出來(lái)的焊接是最困難的現(xiàn)象當(dāng)中一個(gè). 3.各種 連接 Cable的接觸不良或自體不良 把Pallet在投入口上和Inverter連接,Operator的操作錯(cuò)誤，不良Cable混雜就表示出來(lái).容易確認(rèn)的地方也有Connector的微細(xì)磨耗連接狀態(tài)有的時(shí)候出來(lái)有的時(shí)候沒出來(lái).特別是Adaptor Card和制品之間連接Signal Cable多出來(lái). 正常環(huán)境下正常連接Cable之后晃動(dòng)或者抹一點(diǎn)小反應(yīng)出來(lái)的岸際遣渙? 還有當(dāng)制品上用了不合適的Cable, 偶爾發(fā)生不良. 4. 各種機(jī)構(gòu)的不良 IN-LIne上過(guò)度震動(dòng)和沖擊和一部分

17、松開的螺絲出來(lái)了以后沒有一部分機(jī)構(gòu)物， 機(jī)構(gòu)的老化或因?yàn)榉且?guī)格 Screw等的使用，機(jī)構(gòu)hole的破壞，長(zhǎng)期間使用第一次Pallet的折彎等 In-line進(jìn)行不可能的情況. 由于有時(shí)非正常進(jìn)行, 出來(lái)機(jī)構(gòu)破壞.,4.1 PALLET 初始化不良,PALLET 初始化過(guò)程. 在U15( XCF02S )上MCS 文件FPGA Download. ( Download時(shí)CPU的Reset pin Low Reset狀態(tài)維持) 正常Download之后U15的DONE pin High.( CPU Low ) 8ms Delay以后CPU的Reset pin High翻轉(zhuǎn). CPU初始化以后FPGA的INDICATE LED部分控制LED OFF. CPU Run LED只動(dòng)作.,4.2 POWER VDD/VBL出力 ON/OFF 控制不良 正常POWER MODULE和連接以后同一樣癥狀發(fā)生時(shí)措施事項(xiàng),EX1),FROM FPGA INPU