FIR低通濾波器仿真和設(shè)計(jì)

1、 編號(hào) XXXXXX 職業(yè)技術(shù)學(xué)院職業(yè)技術(shù)學(xué)院 畢畢業(yè)業(yè)論論文文 題 目FIR 低通濾波器 學(xué)生姓名 學(xué) 號(hào) 系 部信息與通信工程系 專(zhuān) 業(yè)電子信息工程技術(shù) 班 級(jí) 指導(dǎo)教師 二一年六月 摘摘 要要 數(shù)字濾波器是一種用來(lái)過(guò)濾時(shí)間離散信號(hào)的數(shù)字系統(tǒng)，通過(guò)對(duì)抽樣數(shù)據(jù)進(jìn) 行數(shù)學(xué)處理來(lái)達(dá)到頻域?yàn)V波的目的。根據(jù)其單位沖激響應(yīng)函數(shù)的時(shí)域特性可分 為兩類(lèi)：無(wú)限沖激響應(yīng)（IIR）濾波器和有限沖激響應(yīng)（FIR）濾波器。與 IIR 濾 波器相比，F(xiàn)IR 的實(shí)現(xiàn)是非遞歸的，它總是穩(wěn)定的，更重要的是，F(xiàn)IR 濾波器在 滿(mǎn)足幅頻響應(yīng)要求的同時(shí)，可以獲得嚴(yán)格的線(xiàn)性相位特性。因此，它在高保真 的信號(hào)處理，如數(shù)字音頻、圖像處

2、理、數(shù)據(jù)傳輸以及生物醫(yī)學(xué)等領(lǐng)域得到廣泛 應(yīng)用。然而，數(shù)字濾波器的應(yīng)用場(chǎng)合大部分都要求實(shí)時(shí)處理，有的還要進(jìn)行復(fù) 雜運(yùn)算，在處理速度方面，F(xiàn)PGA 表現(xiàn)出了特有的優(yōu)勢(shì)。在運(yùn)算上采用了分布式 算法，極大地減少硬件電路規(guī)模，提高電路的執(zhí)行速度。通過(guò) VHDL 語(yǔ)言對(duì)各 模塊電路及整個(gè)電路進(jìn)行功能的實(shí)現(xiàn)，并進(jìn)行波形仿真。 關(guān)鍵詞關(guān)鍵詞：FIR 濾波器，F(xiàn)PGA，分布式算法，VHDL 語(yǔ)言 目目 錄錄 摘摘 要要.I 目目 錄錄.II 第一章第一章FIR 數(shù)字濾波器理論簡(jiǎn)述數(shù)字濾波器理論簡(jiǎn)述.1 第二章第二章 設(shè)計(jì)方案設(shè)計(jì)方案.4 2.1 FIR 濾波器的結(jié)構(gòu).4 2.2 FIR 數(shù)字濾波器的設(shè)計(jì)方案.4

3、 第三章第三章 模塊電路設(shè)計(jì)模塊電路設(shè)計(jì).10 3.1 寄存器.10 3.1.1 寄存器原理.10 3.1.2 寄存器要求實(shí)現(xiàn)的功能.10 3.1.3 寄存器的 VHDL 語(yǔ)言實(shí)現(xiàn)（8 位）.10 3.1.4 寄存器的模塊圖.11 3.1.5 寄存器的波形仿真.11 3.2 加法器.11 3.2.1 加法器的原理.11 3.2.2 加法器要求實(shí)現(xiàn)的功能.12 3.2.3 加法器的 VHDL 語(yǔ)言實(shí)現(xiàn).12 3.2.4 加法器的模塊圖.12 3.2.5 加法器的波形仿真.13 3.3 減法器.13 3.3.1 減法器的原理.13 3.3.2 減法器要求實(shí)現(xiàn)的功能.13 3.3.3 減法器的 VH

4、DL 語(yǔ)言實(shí)現(xiàn).13 3.3.4 減法器的模塊圖.14 3.3.5 減法器的波形仿真.14 3.4 乘法器.15 3.4.1 乘法器的原理.15 3.4.2 乘法器要求實(shí)現(xiàn)的功能.15 3.4.3 乘法器的 VHDL 語(yǔ)言實(shí)現(xiàn).15 3.4.4 乘法器的模塊圖.16 3.4.5 乘法器的波形仿真.16 第四章第四章 FIR 濾波器整體電路濾波器整體電路.17 第五章第五章 FIR 濾波器整體電路仿真結(jié)果濾波器整體電路仿真結(jié)果.18 5.1 設(shè)定輸入信號(hào).18 5.2 輸出信號(hào)理論值.18 第六章第六章 總結(jié)總結(jié).19 結(jié)論.19 總結(jié).20 致致 謝謝.22 參考文獻(xiàn)參考文獻(xiàn).23 第一章第一

5、章FIRFIR 數(shù)字濾波器理論簡(jiǎn)述數(shù)字濾波器理論簡(jiǎn)述 有限沖激響應(yīng)（FIR）數(shù)字濾波器和無(wú)限沖激響應(yīng)（IIR）數(shù)字濾波器廣泛應(yīng) 用于數(shù)字信號(hào)處理系統(tǒng)中。IIR 數(shù)字濾波器方便簡(jiǎn)單，但它相位的非線(xiàn)性，要求 采用全通網(wǎng)絡(luò)進(jìn)行相位校正，且穩(wěn)定性難以保障。FIR 濾波器具有很好的線(xiàn)性相 位特性，使得它越來(lái)越受到廣泛的重視。 有限沖擊響應(yīng)（FIR）濾波器的特點(diǎn)： 1 既具有嚴(yán)格的線(xiàn)性相位，又具有任意的幅度； 2 FIR 濾波器的單位抽樣響應(yīng)是有限長(zhǎng)的，因而濾波器性能穩(wěn)定； 3 只要經(jīng)過(guò)一定的延時(shí)，任何非因果有限長(zhǎng)序列都能變成因果的有限長(zhǎng)序列， 因而能用因果系統(tǒng)來(lái)實(shí)現(xiàn)； 4 FIR 濾波器由于單位沖擊響應(yīng)

6、是有限長(zhǎng)的，因而可用快速傅里葉變換 (FFT)算法來(lái)實(shí)現(xiàn)過(guò)濾信號(hào)，可大大提高運(yùn)算效率。 5 FIR 也有利于對(duì)數(shù)字信號(hào)的處理，便于編程，用于計(jì)算的時(shí)延也小，這對(duì) 實(shí)時(shí)的信號(hào)處理很重要。 6 FIR 濾波器比較大的缺點(diǎn)就是階次相對(duì)于 IIR 濾波器來(lái)說(shuō)要大很多。 FIR 數(shù)字濾波器是一個(gè)線(xiàn)性時(shí)不變系統(tǒng)（LTI） ，N 階因果有限沖激響應(yīng)濾波器 可以用傳輸函數(shù) H（z）來(lái)描述， * MERGEFORMAT 1(0.1) 0 ( )( ) N k k H zh k z 在時(shí)域中，上述有限沖激響應(yīng)濾波器的輸入輸出關(guān)系如下： * MERGEFORMAT 0 N k y nx nh nx k h nk 2

7、(0.2) 其中，xn和 yn分別是輸入和輸出序列。 N 階有限沖激響應(yīng)濾波器要用 N1 個(gè)系數(shù)描述，通常要用 N+1 個(gè)乘法器和 N 個(gè)兩輸入加法器來(lái)實(shí)現(xiàn)。乘法器的系數(shù)正好是傳遞函數(shù)的系數(shù)，因此這種結(jié) 構(gòu)稱(chēng)為直接型結(jié)構(gòu)，可通過(guò)式（1.2）來(lái)實(shí)現(xiàn)，如圖 1-1。 圖 1-1 當(dāng)沖擊響應(yīng)滿(mǎn)足下列條件時(shí)， FIR 濾波器具有對(duì)稱(chēng)結(jié)構(gòu)，為線(xiàn)性相位濾波 器： (1.3) 這種對(duì)稱(chēng)性，可使得乘法器數(shù)量減半：對(duì) n 價(jià)濾波器，當(dāng) n 為偶數(shù)時(shí)，乘法器 的個(gè)數(shù)為 n/2 個(gè)；當(dāng) n 為奇數(shù)時(shí)，乘法器的個(gè)數(shù)為(n+1)/2 個(gè)。在電路實(shí)現(xiàn)中， 乘法器占用的邏輯單元數(shù)較多。乘法器的增加，意味著電路成本增加，另外

8、對(duì) 電路的工作速度也有影響。 N 階線(xiàn)性相位的因果 FIR 系統(tǒng)的單位沖激響應(yīng)濾波器可用對(duì)稱(chēng)沖激響應(yīng) * h nh Nn h nh Nn MERGEFORMAT 3(0.3) 或者反對(duì)稱(chēng)沖激響應(yīng) * MERGEFORMAT h nh Nn h nh Nn 4(0.4) 來(lái)描述。 具有對(duì)稱(chēng)沖激響應(yīng)的 FIR 傳輸函數(shù)的沖激響應(yīng)可寫(xiě)成如下形式： 當(dāng) N 為偶數(shù)時(shí) * 1 2 () 2 00 ( ) ()() 2 N N N nnN n nn N H zh n zh n zzhz MERGEFORMAT 5(0.5) 當(dāng) N 為奇數(shù)時(shí) * 1 1 2 () 00 ( ) () N N nnN n n

9、n H zh n zh n zz MERGEFORMAT 6(0.6) 則 FIR 線(xiàn)性相位系統(tǒng)的結(jié)構(gòu)可轉(zhuǎn)化成如圖 1-2 和圖 1-3 所示。 )1()(nNhnh 圖 1-2 N 為奇數(shù) 圖 1-3 N 為偶數(shù) 第二章第二章 設(shè)計(jì)方案設(shè)計(jì)方案 隨著數(shù)字技術(shù)日益廣泛的應(yīng)用，以現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）為代表的 ASIC 器件得到了迅速普及和發(fā)展，器件集成度和速度都在高速增長(zhǎng)。FPGA 既 具有門(mén)陣列的高邏輯密度和高可靠性，又具有可編碼邏輯器件的用戶(hù)可編程特 性，可以減少系統(tǒng)設(shè)計(jì)和維護(hù)的風(fēng)險(xiǎn)，降低產(chǎn)品成本，縮短設(shè)計(jì)周期。 分布式算法是一種以實(shí)現(xiàn)乘加運(yùn)算為目的的運(yùn)算方法。它與傳統(tǒng)算法實(shí)現(xiàn) 乘加

10、運(yùn)算的不同在于執(zhí)行部分積運(yùn)算的先后順序不同。簡(jiǎn)單地說(shuō)，分布式算法 在完成乘加功能時(shí)是通過(guò)將各輸入數(shù)據(jù)每一對(duì)應(yīng)位產(chǎn)生的部分積預(yù)先進(jìn)相加形 成相應(yīng)部分積，然后在對(duì)各部門(mén)積進(jìn)行累加形成最終結(jié)果，而傳統(tǒng)算法是等到 所有乘積產(chǎn)生之后再進(jìn)行相加來(lái)完成乘加運(yùn)算的。與傳統(tǒng)算法相比，分布式算 法可極大地減少硬件電路規(guī)模，很容易實(shí)現(xiàn)流水線(xiàn)處理，提高電路的執(zhí)行速度。 FPGA 有著規(guī)整的內(nèi)部邏輯塊陣列和豐富的連線(xiàn)資源，特別適合細(xì)粒度和高 并行度結(jié)構(gòu)特點(diǎn)的數(shù)字信號(hào)處理任務(wù)，如 FIR、FFT 等。利用 FPGA 實(shí)現(xiàn) FIR 濾 波器的設(shè)計(jì)過(guò)程，并且對(duì)設(shè)計(jì)中的關(guān)鍵技術(shù)分布式算法進(jìn)行詳細(xì)描述。 2.12.1 FIRFI

11、R 濾波器的結(jié)構(gòu)濾波器的結(jié)構(gòu) FIR 濾波器的結(jié)構(gòu)主要是非遞歸結(jié)構(gòu)，沒(méi)有輸出到輸入的反饋。并且 FIR 濾 波器很容易獲得嚴(yán)格的線(xiàn)性相位特性，避免被處理信號(hào)產(chǎn)生相位失真。而線(xiàn)性 相位體現(xiàn)在時(shí)域中僅僅是 h(n)在時(shí)間上的延遲，這個(gè)特點(diǎn)在圖像信號(hào)處理、數(shù)據(jù) 傳輸?shù)炔ㄐ蝹鬟f系統(tǒng)中是非常重要的。此外，他不會(huì)發(fā)生阻塞現(xiàn)象，能避免強(qiáng) 信號(hào)淹沒(méi)弱信號(hào)，因此特別適合信號(hào)強(qiáng)弱相差懸殊的情況。 2.22.2 FIRFIR 數(shù)字濾波器的設(shè)計(jì)方案數(shù)字濾波器的設(shè)計(jì)方案 通常采用窗函數(shù)設(shè)計(jì) FIR 濾波器方法簡(jiǎn)單，但是這些濾波器的設(shè)計(jì)還不是 最優(yōu)的。首先通帶和阻帶的波動(dòng)基本上相等，另外對(duì)于大部分窗函數(shù)來(lái)說(shuō)，通 帶內(nèi)或阻

12、帶內(nèi)的波動(dòng)不是均勻的，通常離開(kāi)過(guò)渡帶時(shí)會(huì)減小。若允許波動(dòng)在整 個(gè)通帶內(nèi)均勻分布，就會(huì)產(chǎn)生較小的峰值波動(dòng)。 因此考慮通過(guò)某種方法，對(duì)濾波器的結(jié)構(gòu)進(jìn)行優(yōu)化。 對(duì)于線(xiàn)性相位因果 FIR 濾波器，它的系列具有中心對(duì)稱(chēng)特性，即 h(i)=h(N- 1-i)。令 s(i)=x(i) x(N-1-i)，對(duì)于偶對(duì)稱(chēng)，代入式（1）可得： （2.1） 根據(jù)要求，要設(shè)計(jì)一個(gè)輸入 8 位，輸出 8 位的 17 階線(xiàn)性相位 FIR 濾波器， 所以采用圖 2(a)的方式，其中輸入信號(hào)范圍為：99，0，0，0， 70，0，0，0， 99，0，0，0， 70，此濾波器 Fs 為 44kHz,Fc 為 10.4kHz。MATL

13、AB 設(shè)計(jì)計(jì)算濾波器系數(shù)過(guò)程如下： FIR 濾波器參數(shù)設(shè)置，因?yàn)槭?17 階，所以 Specify order 處填 16，h(0)=0. 圖 2-1 FIR 濾波器的幅頻響應(yīng) 圖 2-2 FIR 濾波器的相頻響應(yīng) 圖 2-3 FIR 濾波器的沖激響應(yīng) 圖 2-4 FIR 濾波器系數(shù) 圖 2-5 對(duì) FIR 濾波器的系數(shù)進(jìn)行調(diào)整，整數(shù)化 圖 2-6 可得 FIR 濾波器的參數(shù)為-12 -18 13 29 -13 -52 14 162 242 14 -52 -13 29 13 -18 -12 根據(jù)以上所說(shuō)的該思路，可以將 FIR 濾波器的原理圖設(shè)計(jì)如下： 圖 2-7 下面對(duì)各加法器乘法器的輸出位

14、數(shù)進(jìn)行分析，對(duì)第一級(jí)加法器，輸入全為 8 位，輸出統(tǒng)一為 9 位。對(duì)各個(gè)乘法器進(jìn)行分析，12=8+4，8 為 2 的 3 次方，向 左移了 3 位，輸出為 12 位；18=16+2，16 為 2 的 4 次方，向左移了 4 位，輸出 為 13 位；以此類(lèi)推，13 乘法器輸出為 12 位，29 輸出為 13 位，52 輸出為 14 位， 162 輸出為 16 位，242 輸出為 16 位。對(duì)剩余加法器進(jìn)行分析，對(duì)輸入序列進(jìn)行 分析，99，0，0，0， 70，0，0，0， 99，0，0，0， 70，周期 為 8，經(jīng)分析當(dāng)總值最大時(shí)，總輸出應(yīng)為 99*18+70*29+50*70+99*162=17

15、82+2030+3640+16038=23490，2 的 15 次方為 32768，再加上一位符號(hào)位，所以輸出應(yīng)為 16 位，由此類(lèi)推，12、18 乘法器輸 出之和為 13 位，13、19 乘法器輸出之和應(yīng)為 13 位，總輸出為 14 位。另一支路 上，13、52 乘法器輸出之和為 14 位，14、162 乘法器輸出之和為 16 位，其總 輸出之和為 16 位，最后這兩路輸出之和為 16 位。將后 8 位舍去，加上由乘法 器 242 輸出舍取得倒的 8 位，總輸出為 8 位。至此，所有器件的輸入輸出都可 判定。下面進(jìn)入模塊設(shè)計(jì)階段。 第三章第三章 模塊電路設(shè)計(jì)模塊電路設(shè)計(jì) 設(shè)計(jì)的 FIR 濾波

16、器由 19 個(gè)小 VHD 文件和一個(gè)總體 BDF 文件組成，VHD 文件可以分為以下四種模塊：寄存器、加法器、減法器、乘法器。 3.13.1 寄存器寄存器 3.1.13.1.1 寄存器原理寄存器原理 寄存器用于寄存一組二值代碼，對(duì)寄存器的觸發(fā)器只要求它們具有置 1、置 0 的功能即可，因而本設(shè)計(jì)中用 D 觸發(fā)器組成寄存器，實(shí)現(xiàn)寄存功能。 3.1.23.1.2 寄存器要求實(shí)現(xiàn)的功能寄存器要求實(shí)現(xiàn)的功能 在 CP 正跳沿前接受輸入信號(hào)，正跳沿時(shí)觸發(fā)翻轉(zhuǎn)，正跳沿后輸入即被封鎖。 3.1.33.1.3 寄存器的寄存器的 VHDLVHDL 語(yǔ)言實(shí)現(xiàn)（語(yǔ)言實(shí)現(xiàn)（8 8 位）位） LIBRARY IEEE;

17、 USE IEEE.STD_LOGIC_1164.ALL; ENTITY dff8 IS PORT( clk : IN STD_LOGIC; clear : IN STD_LOGIC; Din : IN STD_LOGIC_VECTOR(7 DOWNTO 0); Dout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); END dff8; ARCHITECTURE a OF dff8 IS BEGIN PROCESS(clk,clear) BEGIN IF clear=1 THEN Dout=; ELSIF clear=0 THEN IF(clkEVENT AND

18、clk=1) THEN Dout = Din; END IF; END IF; END PROCESS; END a; 其中，clear 為復(fù)位信號(hào)。 3.1.43.1.4 寄存器的模塊圖寄存器的模塊圖 圖 3-1-1 3.1.53.1.5 寄存器的波形仿真寄存器的波形仿真 圖 3-1-2 完全符合設(shè)計(jì)要求。 3.23.2 加法器加法器 3.2.13.2.1 加法器的原理加法器的原理 在將兩個(gè)多位二進(jìn)制數(shù)相加時(shí)，除了最低位以外，每一位都應(yīng)該考慮來(lái)自 低位的進(jìn)位，即將兩個(gè)對(duì)應(yīng)位的加數(shù)和來(lái)自低位的進(jìn)位 3 個(gè)數(shù)相加。這種運(yùn)算 稱(chēng)為全加，所用的電路稱(chēng)為全加器。 多位加法器的構(gòu)成有兩種方式：并行進(jìn)位和

19、串行進(jìn)位。并行進(jìn)位加法器設(shè) 有進(jìn)位產(chǎn)生邏輯，預(yù)算速度較快；串行進(jìn)位方式是將全加器級(jí)聯(lián)構(gòu)成多位加法 器。并行進(jìn)位加法器通常比串行級(jí)聯(lián)加法器占用更多的資源。隨著為數(shù)的增加， 相同位數(shù)的并行加法器與串行加法器的資源占用差距也越來(lái)越大，因此，在工 程中使用加法器時(shí)，要在速度和容量之間尋找平衡點(diǎn)。 本次設(shè)計(jì)采用的是并行加法器方式。 3.2.23.2.2 加法器要求實(shí)現(xiàn)的功能加法器要求實(shí)現(xiàn)的功能 實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)字的相加運(yùn)算。當(dāng)?shù)竭_(dá)時(shí)鐘上升沿時(shí)，將兩數(shù)輸入，運(yùn) 算，輸出結(jié)果。 3.2.33.2.3 加法器的加法器的 VHDLVHDL 語(yǔ)言實(shí)現(xiàn)語(yǔ)言實(shí)現(xiàn) （以下以 12 位數(shù)加 16 位數(shù)生成 16 位數(shù)的加

20、法器為例） LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_arith.ALL; ENTITY add is PORT(clk : in STD_LOGIC; Din1 :in signed (11 downto 0); Din2 :in signed (15 downto 0); Dout:out signed (15 downto 0); END add; ARCHITECTURE a of add is SIGNAL s1: signed(15 downto 0); BEGIN s1=(Din1(11) PROC

21、ESS(Din1,Din2,clk) BEGIN if clkevent and clk=1 then Dout=s1+Din2; end if; end process; end a; 3.2.43.2.4 加法器的模塊圖加法器的模塊圖 圖 3-2-1 3.2.53.2.5 加法器的波形仿真加法器的波形仿真 圖 3-2-2 完全符合設(shè)計(jì)要求。 3.33.3 減法器減法器 3.3.13.3.1 減法器的原理減法器的原理 減法器的原理與加法器類(lèi)似，尤其是并行式的減法器也加法器的區(qū)別僅僅 在于最后的和數(shù)為兩數(shù)相減。如： Dout=Din2-s1; 3.3.23.3.2 減法器要求實(shí)現(xiàn)的功能減法器要

22、求實(shí)現(xiàn)的功能 由上面簡(jiǎn)化電路的需要，當(dāng)乘法器常系數(shù)為負(fù)數(shù)的，可以取該數(shù)的模來(lái)作 為乘法器的輸入，其輸出作為一個(gè)減法器的輸入即可。故減法器要實(shí)現(xiàn)兩個(gè)二 進(jìn)制數(shù)相減的運(yùn)算。當(dāng)?shù)竭_(dá)時(shí)鐘上升沿時(shí)，將兩數(shù)輸入，運(yùn)算，輸出結(jié)果。 3.3.33.3.3 減法器的減法器的 VHDLVHDL 語(yǔ)言實(shí)現(xiàn)語(yǔ)言實(shí)現(xiàn) （以下以 16 位數(shù)減去 14 位數(shù)輸出 16 位數(shù)的減法器為例） LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_arith.ALL; ENTITY sub is PORT(clk : in STD_LOGIC; Din1 :i

23、n signed (13 downto 0); Din2 :in signed (15 downto 0); Dout :out signed(15 downto 0); END sub; ARCHITECTURE a of sub is SIGNAL s1: signed(15 downto 0); BEGIN s1=(Din1(13) PROCESS(Din1,Din2,clk) BEGIN if clkevent and clk=1 then Dout=Din2-s1; end if; end process; end a; 3.3.43.3.4 減法器的模塊圖減法器的模塊圖 圖 3-3

24、-1 3.3.53.3.5 減法器的波形仿真減法器的波形仿真 圖 3-3-2 完全符合設(shè)計(jì)要求。 3.43.4 乘法器乘法器 3.4.13.4.1 乘法器的原理乘法器的原理 從資源和速度考慮，常系數(shù)乘法運(yùn)算可用移位相加來(lái)實(shí)現(xiàn)。將常系數(shù)分解 成幾個(gè) 2 的冪的和形式。 下例為乘 18 電路設(shè)計(jì)，算法：18=16+2 3.4.23.4.2 乘法器要求實(shí)現(xiàn)的功能乘法器要求實(shí)現(xiàn)的功能 實(shí)現(xiàn)輸入帶符號(hào)數(shù)據(jù)與固定數(shù)據(jù)兩個(gè)二進(jìn)制數(shù)的乘法運(yùn)算。當(dāng)?shù)竭_(dá)時(shí)鐘上 升沿時(shí)，將兩數(shù)輸入，運(yùn)算，輸出結(jié)果。 3.4.33.4.3 乘法器的乘法器的 VHDLVHDL 語(yǔ)言實(shí)現(xiàn)語(yǔ)言實(shí)現(xiàn) LIBRARY ieee; USE ie

25、ee.std_logic_1164.all; USE ieee.std_logic_arith.all; ENTITY mult18 is PORT ( clk : IN STD_LOGIC; Din : IN SIGNED (8 DOWNTO 0); Dout : OUT SIGNED (12 DOWNTO 0); END mult18; ARCHITECTURE a OF mult18 IS SIGNAL s1 : SIGNED (12 DOWNTO 0); SIGNAL s2 : SIGNED (9 DOWNTO 0); SIGNAL s3 : SIGNED (12 DOWNTO 0);

26、 BEGIN P1:process(Din) BEGIN s1(12 DOWNTO 4)=Din; s1( 3 DOWNTO 0)=0000; s2(9 DOWNTO 1)=Din; s2(0)=0; if Din(8)=0 then s3=(0 else s3=(1 end if; end process; P2: PROCESS(clk) BEGIN if clkevent and clk=1 then Dout=s3; end if; END PROCESS; END a; 3.4.43.4.4 乘法器的模塊圖乘法器的模塊圖 圖 3-4-1 3.4.53.4.5 乘法器的波形仿真乘法器的

27、波形仿真 圖 3-4-2 完全符合設(shè)計(jì)要求。 第四章第四章 FIRFIR 濾波器整體電路濾波器整體電路 FIR 濾波器的整體電路基本與其原理圖類(lèi)似。整體電路如下圖所示： 圖 4-1 （限于篇幅，將整體電路縮小如上，詳見(jiàn)電子版源程序框圖 fir1.bdf。 ） 第五章第五章 FIRFIR 濾波器整體電路仿真結(jié)果濾波器整體電路仿真結(jié)果 5.15.1 設(shè)定輸入信號(hào)設(shè)定輸入信號(hào) 根據(jù)設(shè)計(jì)要求，輸入信號(hào)范圍是： 99，0，0，0， 70，0，0，0， 99，0，0，0， 70， 我們?nèi)我庠O(shè)定輸入信號(hào)為： X99，0，0，0，70，0，0，0，99，0，0，0，70，0，0，0，99，0，0，0 ，70，

28、0，0，0，99，0，0，0，70，0，0，0 5.25.2 輸出信號(hào)理論值輸出信號(hào)理論值 由 FIR 數(shù)字濾波器的公式 （5.1） 圖 5-1 第六章第六章 總結(jié)總結(jié) 結(jié)論結(jié)論 理論值仿真結(jié)果 MATLAB 卷積值/512經(jīng)仿真器仿真 -2.3203-3 -3.4805-4 2.51372 5.60745 -4.1543-5 -12.516-13 4.48444 35.28935 42.69541 20.73420 7.13487 17.70117 26.41826 15.2415 8.91218 輸出結(jié)果 yn 24.69924 y038.59837 y124.69924 y28.9121

29、8 y315.2415 y424.77724 y515.2415 y68.91218 y724.69924 y838.59837 y924.69924 y108.91218 y1115.2415 y1224.77724 y1315.2415 y148.91218 y1524.69924 y1638.59837 y1724.69924 表格 6-1 由上面仿真波形可以讀出結(jié)果。 經(jīng)比較，仿真結(jié)果與輸出信號(hào)理論值完全吻合。 且波形基本沒(méi)有毛刺，實(shí)驗(yàn)完全符合設(shè)計(jì)要求。 總結(jié)總結(jié) 第一遍設(shè)計(jì)時(shí)，原本 d8 信號(hào)是直接進(jìn)入乘法器 242，這樣輸出為 15 位，再 經(jīng)過(guò)四個(gè)延時(shí)器與左邊加起來(lái)的信號(hào)同步，最

30、后在進(jìn)入一個(gè)加法器，此加法器 輸入信號(hào)為左邊來(lái)的 16 位信號(hào)，和乘法器 242 輸出的信號(hào) 15 位，各取前 8 位 信號(hào)相加，輸出最后結(jié)果。理論上，無(wú)論是輸入輸出信號(hào)的位數(shù)，還是考慮延 時(shí)同步，還是舍去的位數(shù)多少都沒(méi)有問(wèn)題，所以我認(rèn)為這種設(shè)計(jì)是可行的。 到了仿真模擬結(jié)果的時(shí)候，粗略一看，好像和 MATLAB 計(jì)算出的卷積結(jié)果 差不多，但是仔細(xì)一看發(fā)現(xiàn)雖然大部分結(jié)果都差不多，但有幾位數(shù)幾乎擴(kuò)大了 一倍： 圖 6-1 仔細(xì)看，可以發(fā)現(xiàn)有 88，84，87 出現(xiàn)，其他位上出入不大。 為了解決這個(gè)問(wèn)題我想可能是乘法器 242 的問(wèn)題，雖然理論上說(shuō)的通，但 是畢竟左邊和右邊的原理圖在位數(shù)和經(jīng)過(guò)延時(shí)器

31、順序上有了出入，也許問(wèn)題就 出在這。于是重新修改了乘法器 mult242.，輸入 9 位輸出 16 位；修改了最后的 加法器 add888，輸入都為 16 位輸出為 8 位；增加一個(gè)延時(shí)器 dff89,接在 d8 信號(hào) 后面，輸入 8 位輸出 9 位，相當(dāng)于右邊電路的第一級(jí)加法器產(chǎn)生的效果。修改 了延時(shí)器 dff15,由原來(lái)的 15 位改成了現(xiàn)在的 16 位。 這樣相當(dāng)于 d8 信號(hào)先經(jīng)過(guò)延時(shí)器 dff89 輸出 9 位信號(hào)，進(jìn)入乘法器 242 輸 出 16 位信號(hào)，再經(jīng)過(guò) 3 次延時(shí)器 dff15，達(dá)到和右邊信號(hào)同步的目的，最后進(jìn)入 加法器 add888,取前 8 位和右邊得到的數(shù)據(jù)相加輸出結(jié)果。 果然這樣，再看最后的數(shù)據(jù)就正確了。另