2024年soc試題庫含答案

L目前，集成甯路產(chǎn)業(yè)鏈重要包括設(shè)計、制造、封裝和測試。

2.壹種完整的SoC設(shè)計包括系統(tǒng)構(gòu)造設(shè)計，軟件構(gòu)造設(shè)計和硬件設(shè)計。

3.SOC按用途可分卷專用SOC芯片類型和通用SOC芯片類型。

4.SOC中常用處理器的可分卷通用處理器、數(shù)字信號處理器、可配置處理器。

5.SOC中^典的存儲器包括SRAM、SDRAM,DDRAM、ROM、和

flash

6.目前的ESL工具壹般采用工業(yè)原則^言暹行建模，如C/C++、systemc、

systemVerilog等。

7.SOC中常用的纏線重要包括AMBA^線、AVALON^線、CoreConnect纏線、和

Wishbone^線。

8.^線設(shè)計需要考慮的原因重要包括條也線寬度、畤鐘頻率、仲裁機制、傳播類型。

9.IP核依設(shè)計流程不宣樣，可分卷：軟核、固核和硬核。

10.SOC的英三吾全稱是S'/Stemonchip,,

11.目前的集成雷路設(shè)計理念中IP是構(gòu)成SOC的基本罩元。

12.目前的SOC的設(shè)計正朝著速度快、容量大、體枳小、質(zhì)量輕、功耗低的

方向發(fā)展。

13.SoC的設(shè)計趨勢正優(yōu)RTL級向甯子系統(tǒng)級（ESL,ElectronicSystemLevel）

轉(zhuǎn)移。

14.ESL設(shè)計提成可提成二步，其包括：功能設(shè)計、基于一用的架構(gòu)設(shè)計、基于平臺

的架構(gòu)設(shè)計。

15.驗證措施可以分卷虱）態(tài)驗證、靜態(tài)驗證。

16.常用的可測性設(shè)計包括：內(nèi)部掃描測試設(shè)計、邊界掃描測、自勒測試矢量生成、存

儲器內(nèi)建白測試°

17.EDA布局布線流程包括：布局規(guī)劃、布局、器件放置、畤鐘樹綜合、布線。

18.世界IC產(chǎn)業(yè)卷適應(yīng)技術(shù)的發(fā)展和市埸的規(guī)定，其產(chǎn)業(yè)構(gòu)造^歷了3次重大變革分別

是：以生產(chǎn)卷導(dǎo)向的初級階段、FOUNDRY與FABLESS設(shè)計企業(yè)的崛起階段、“四大分離”的

TC產(chǎn)業(yè)階段。

19.SOC的系統(tǒng)架構(gòu)設(shè)計的^程可以分卷3f固階段分別是：功能設(shè)計階段、應(yīng)用驅(qū)勃的

系統(tǒng)架構(gòu)設(shè)計階段、平臺導(dǎo)向的系統(tǒng)架構(gòu)設(shè)計階段。

20.目前市埸上重要的兩種flash分別是：norfalsh、nandflash,

21、用丁?多核SOC性能的兩條定律分別是：阿姆達定律、古斯塔夫森定律。

22、目前幾種^典的多核S0C系統(tǒng)架構(gòu)分別是：片上網(wǎng)絡(luò)、可重構(gòu)SOC、門［用放式多媒

體應(yīng)用平臺（OMAP）架構(gòu)。

23、ESL設(shè)計的關(guān)鍵是事務(wù)級建模。

24、ESL設(shè)計流程包括:系統(tǒng)級描述、體系架構(gòu)設(shè)計、軟硬件劃分、軟硬件協(xié)同設(shè)計和

驗證。

25、事務(wù)級模型可分卷3種：沒有畤序信息的模型、周期近似的模型、精確到每他周期

的模型。

26、事務(wù)層是介于算法抽象層、和RTL抽象層之間。

27、豈種完整的1P硬核應(yīng)常包括如下模型：功能模型、畤序模型、功耗模型、測試模

型、物理模型。

28、IP驗證的方略包括，兼容性驗證、邊界驗證、隨機騏證、應(yīng)用程序驗證、回歸驗

證。

29、IP的收費構(gòu)造包括授權(quán)費、權(quán)利金和其他收入。

30、IP授權(quán)模式分卷:罩次授權(quán)、多次授權(quán)。

31、所謂的同步甯路，即雷路中所有受畤鐘控制的軍元，如觸發(fā)器、寄存器，所有由壹

種統(tǒng)有的全局畤鐘控制。

32、亞穩(wěn)態(tài)現(xiàn)象是指違反廣甯路的建立畤間和保持畤間其使觸發(fā)器捕捉到壹種輾效甯平

的狀態(tài)稱四亞穩(wěn)態(tài)。

33、建立疇間是指畤鐘信號變化之前數(shù)據(jù)保持不變的畤間

34、保持畤間是指口寺鐘信號變化之彳令數(shù)據(jù)保持不變的畤問

35、功能驗證的的措施重要有軟件仿真、軟硬件協(xié)同仿真、形式驗證、基于斷言的半

形式驗證、基于硬件的原型機。

36、形式驗證可以分卷：靜態(tài)形式驗證和半形式驗證。

37、什么叫DFT:可測性設(shè)計

38、根據(jù)測試目的不有樣可以把集成甯路測試分卷四種類型：驗證測試、生產(chǎn)測試、可

靠性測試、接受測試。

39、根據(jù)測試的方式不安樣，測試矢量可以分卷3類：窮舉測試矢量、功能測試矢量、

構(gòu)造測試矢量。

40、數(shù)字邏輯單元中的故障模型包括：固定型故障、晶體管固定t^/短路故障、橋接故

障、跳變延遲故障、傳播延遲故障

41、存儲器故障模型包括：革元固定故障、狀態(tài)跳變故障、單元耦合故障、臨近圖形敏

感故障、地址譯碼故障。

42、什么叫ATPG:自勤測試向量生成

43、存儲器的測試常用的算法有，棋盤式圖形算法和march算法。

的、功耗的類型可分卷:靜態(tài)功耗、勃態(tài)功耗

45、DRC、LVS、DFM、DFY、ESD

設(shè)計規(guī)則檢查、版圖與原理圖壹致性檢查、可制造性設(shè)計、面向良品率設(shè)計、靜電沖擊

46、I/O^元按其特性可以分卷如下幾類：甯源^元、模擬I/。罩元、數(shù)字I/O罩元、

特殊功能I/O單元。

47、微電子封裝壹般包括哪些功能：花源分派和信號分派、散熱通道、固定支撐和環(huán)境

保護

48、目前外圍封裝形式有DIPPLCCQFPS0P等。

簡答起

1、集成甯路發(fā)展^歷的6(0階段？

第壹階段：1962年制造出包括12他晶體管的小規(guī)模集成甯路(SSI,Small-Scale

Integration)0

第二階段:1966年集成度卷100-1000他1晶體管的中規(guī)模集成甯路(MSI,Medium-Scale

Integration)0

第三階段：1967?1973年，研制出1仟?10離湎晶體管的大規(guī)模集成雷路(LSI,

Large-ScaleIntegration)o

第四階段：1977年研制出在30平方亳米的硅晶片卜.集成15藺偃1晶體管的超大規(guī)模集

成'電路(VLSI,VeryLarge-ScaleIntegration)o

第五階段：1993年伴隨集成了1000籬值］晶體管的16MBFLASH和256MBDRAM的研

制成功，暹入了特大規(guī)模集成雷路(ULSI,UltraLarge-ScaleIntegration)畤代。

第六階段：1994年由于集成1億(PI元件的1GBDRAM的圻制成功，選入巨大規(guī)模集成

甯路(GSI,GigaScaleIntegration)畤代。

2、SOC相比較其他類型的集成甯路其優(yōu)勢有哪些？

可以實現(xiàn)更卷復(fù)雜的系統(tǒng)、

具有較低的設(shè)計成本、

具有更高的可靠性、

縮短產(chǎn)品設(shè)計畤間、

減少產(chǎn)品反復(fù)的次數(shù)、

可以滿足更小尺寸的設(shè)計規(guī)定、

可到達低功耗的設(shè)計規(guī)定

3、畤鐘偏斜(slew)產(chǎn)生的原因是什么？畤鐘偏斜導(dǎo)致競爭冒險的原因是什么？

由于版圖上抵達每他I觸發(fā)器畤鐘端口的連線是度不壹樣，驅(qū)勃甲?元的負載不壹樣等原因，

若果沒有通謾處理，全局畤鐘曾抵達每偉II恃序邏輯軍元的峙間就不也青午相似。道種畤鐘抵達

畤間在空間上的差異成卷畤鐘偏斜(clockskew)。

畤鐘偏斜導(dǎo)致的彳炎果是非常嚴重的，畤鐘延畤抵達，曾導(dǎo)致數(shù)據(jù)抵達的建立畤間不夠，

假如畤鐘提前抵達，曾導(dǎo)致數(shù)據(jù)不滿足保持畤間的規(guī)定，優(yōu)而畬導(dǎo)致競爭冒險。

4、SOC系統(tǒng)架構(gòu)設(shè)計的^體目的與各他I階段分別是什么？

目的：設(shè)計者針封應(yīng)用的特黠，選用合適的功能模塊和模塊之間數(shù)據(jù)的通信方式，在滿

足纏線吞吐率、芯片面積、功耗等某些列系統(tǒng)約束的條件下，咎眾多的系統(tǒng)架構(gòu)方案中找到

最優(yōu)的SOC系統(tǒng)架構(gòu)方案。

階段：功能設(shè)計階段、應(yīng)用驅(qū)勤的系統(tǒng)構(gòu)造設(shè)計階段、平臺導(dǎo)向的系統(tǒng)構(gòu)造設(shè)計階段

5、在設(shè)計?遇程中有疇候曾使用第三方的IP,封于IP的選擇和使用應(yīng)常注意哪些方面？此外

有些IP曾被復(fù)用，因此在模塊劃分謾程中應(yīng)常考慮哪兒種方面？

（1）首先：在系統(tǒng)架構(gòu)設(shè)計做好模塊劃分畤，必須確定哪些模塊基于原則單元庫暹行設(shè)計，

哪些模塊需要購置IP,IP模塊的封接需要增是哪些連接性的設(shè)計。

另壹方面：模塊間的接口協(xié)議要盡量的簡樸，模塊間的接口定義要盡量與國際上通用的接口

協(xié)議完全壹致。壹種常用的設(shè)計技巧就是在數(shù)據(jù)傳送的接口建立申^和應(yīng)答機制，道雖然曾

導(dǎo)致芯片在畤序、面積、功耗等方面的損耗，但封于加緊系統(tǒng)芯片的上市速度大大有利。

第三：要注意積累IP和IP集成的^驗。壹旦成功地集成了壹種IP到壹種系統(tǒng)芯片設(shè)計

上彳乳設(shè)計組曾封該IP的接口特性非常熟悉。道疇候就應(yīng)常深入完善IP使它的設(shè)計復(fù)用性

更好，并逐漸建立某些列衍生的IP模塊。

第四：假如是封硬IP的集成，遨必須在畤鐘分布、關(guān)鍵途徑的布線、甯源和地線的布線、

IP模塊支持的測試構(gòu)造等方面迤行考慮，與系統(tǒng)芯片保持壹致。

（2）

第宣：畤鐘生成應(yīng)常被劃分卷隼獨的模塊，如分頻甯路、計數(shù)器、多路畤鐘信號選擇

器、以便于其他設(shè)計人員設(shè)置約束。

第二：^線接口邏輯應(yīng)富?被劃分卷軍獨模塊，如^線接口、地址譯碼器、常該模塊被用

于不宣樣設(shè)計中畤，余也線和寄存器的地址很也言包被變化。

第三：提供特殊測試功能為邏輯應(yīng)常被劃分卷甲.獨模塊，迨些功能邏輯也前?僧根據(jù)接來

的測試方略而變化。

第四：封于功能模塊的設(shè)計應(yīng)采用必要的層次化描述，便于該模塊的設(shè)計者理解該設(shè)計。

6、EDA工具綜合、優(yōu)化的方略是什么？

綜合方略：

1）以速度卷目的的綜合方略

2）成本盡量低的綜合方略

3）速度和成本折中的綜合方略

優(yōu)化方略：

1）器件復(fù)用

2）疇序重排

3）狀態(tài)機重新編譯

7、SOC設(shè)計中驗證包括如下哪幾種方面？勤態(tài)驗證、靜態(tài)驗證流程分別是什么？

1）驗證原始描述的封的性

2）驗證設(shè)計的邏輯功能與否符合原始設(shè)計規(guī)范的性能指楝？

3）驗證設(shè)計成果與否符合原始設(shè)計規(guī)范的性能指襟

4）驗證構(gòu)造與否包括違反物理設(shè)計規(guī)則的拿告誤

勤態(tài)驗證

激勵描述

輸出波形

電路描述

控制命令

靜態(tài)驗證

電路模型輸入

控制命令與參數(shù)

8、SOC設(shè)計中常用的處理器有哪些？不強樣的處理器在SOC設(shè)計中應(yīng)常怎樣選擇？

通用處理器(CPU)、ARM、MIPS.PowerPC.

數(shù)字信號處理器(DSP)、IIDSP.ADI,Freescale

可配置處理器、Tensilica、NIOS、ARC

苜先封于目的應(yīng)用的運兜能力要有壹種量的估計或計算意般來考兌運算的任務(wù)以MIPS

四里位描述，即每秒百籬指令數(shù)。在SOC設(shè)計的|期始，計算所有的任務(wù)每秒的指令需求纏

和。假如處理器性能不能滿足，可以選擇更高性能的處理器或者增晨處理器的數(shù)量。但在多

處理器的設(shè)計中，每值1處理器的任務(wù)分派是低I復(fù)雜的工作。

另宣方面是根據(jù)應(yīng)用類型選擇合適的處理器類型，通用處理器的運算能力和DSP是有較大

區(qū)別的。需要根據(jù)實際目的應(yīng)用決定處理器的選擇。DSP適合計算密集型的任務(wù)，如數(shù)字信

號處理、音視頻編解碼等，并「LDSP存儲器架構(gòu)可以提供更大的存儲器訪冏帶寬，此外壹

般的DSP在0^銷循環(huán)、特殊尋址方式等方面有專門的硬件支持，而通用處理器在處理顧

客界面和控制失誤方面有有定的優(yōu)勢。由于DSP和通用處理器有各自的性能優(yōu)勢，因此壹

般應(yīng)用中兩種處理器混合使用也較懸常兄。

9、IP的軟核、固核、硬核的設(shè)計流程和特粘是是什么？(規(guī)定畫出流程各環(huán)行之間邏輯關(guān)

系圖)

10、IP常見的分類方式有哪兩類？按照兩種不壹樣的分類方式，IP可以分卷哪些類型？

最常見的分類方式有兩種：壹種是優(yōu)設(shè)計流程上來辨別其類型，另壹種是優(yōu)差異化的程度來

辨別其類型。

依差異化程度來辨別：

基礎(chǔ)IP(FoundationIP)基礎(chǔ)IP的重要特黠是其與詳細工藝有關(guān)性高,且買價低廉。例如,

IP單元庫(CellLibrary)%門陣列(GateArray)等產(chǎn)品。

原則IP(StandardIP)原則IP指符合產(chǎn)業(yè)組織制定原則的IP產(chǎn)品,如IEEE-1394、USB等。

于是工業(yè)原則，其架構(gòu)應(yīng)常是公^的，暹入門檻較低，因此，此類IP摩商間競爭劇烈，壹

般只有技術(shù)領(lǐng)先者可以獲得較大的利潤。

明星IP（StarIP或UniqueIP）明星IP壹般復(fù)雜性高，壹般必須要具有量寸應(yīng)的工具軟件與系

統(tǒng)軟件互相配合才能^發(fā)，因此不易于模仿，暹入門檻較高，競爭者少，產(chǎn)品有較高的附加

價值，所需的研究、^發(fā)畤間也較是。

依設(shè)計流程辨別：軟核、固核、硬核

11、SOC設(shè)計與老式的ASIC設(shè)計最大的不登樣在于哪兩他I方面？

壹是soc設(shè)計更需要理解整（0系統(tǒng)的應(yīng)用定義出合理的芯片架構(gòu)使得軟硬件配合到達系統(tǒng)

最佳工作狀態(tài)。二是SOC設(shè)計是以IP復(fù)用懸基礎(chǔ)。

12、ESL設(shè)計的特粘有哪些

1）更早暹行軟件^發(fā)：2）更高層次上的硬件設(shè)計；3）設(shè)計的可配置性和自勤生成；4）以

便的架構(gòu)設(shè)計、5）迅速測試和驗證。

13、可重用的IP應(yīng)具有那些特鉆？

可配置、參數(shù)化，提供最大程度的靈活性

原則接口

多種工藝下的可用性，提供多種庫的綜合腳本，可以移植到新的技術(shù)

完全、充足的驗證，保證設(shè)計的強健性

完整的文檔資料

14、IP復(fù)用技術(shù)面臨的挑戰(zhàn)有哪些？

可重用性和多IP集成

復(fù)雜冗片的驗證和仿真疇間

來自商務(wù)模式的挑戰(zhàn)

15、RTL代碼編寫前需要討論并確定的冏題有哪些？

與否與設(shè)計團體共同討論設(shè)計中將畬發(fā)生的關(guān)鍵冏題

與否已^準備好設(shè)計文檔

設(shè)計文檔中^線是怎樣定義

設(shè)計文檔中與否認力設(shè)計的劃分措施

設(shè)計中的畤鐘是怎樣考慮的

射I/O與否有特殊規(guī)定

與否需要其他IP，造些IP的包裝與否完整的包括了每壹步設(shè)計所需的文獻

與否考慮了IP復(fù)用設(shè)計

與否考慮了可測試性設(shè)計

整（因設(shè)計的面積是引腳限制遢是門數(shù)限制

設(shè)計運行速度與否超謾工藝速度極限

疇序和彼端設(shè)計與否有特殊規(guī)定

16、RTL設(shè)計闡明害，重要包括哪些內(nèi)容？

模塊功能的簡要簡介

頂層模塊的接口信號

所有控制寄存器地址及功能描述

頂層模塊的重要構(gòu)造圖

子模塊功能

子模塊的接口信號

子模塊的重要構(gòu)造圖

子模塊的實現(xiàn)原理

畤鐘信號的連接

復(fù)位信號的連接

17、在RTL編寫中常常畬引入即響可測性的冏題有哪些？

復(fù)位信號在測試謾程中應(yīng)常被設(shè)置懸影效，否則測試遇程也^被復(fù)位信號打亂

門控畤鐘在測試中應(yīng)常有效

三態(tài)的驅(qū)勤在測試中必須有可知的輸出

邊界掃描冏題

RAM測試冏題

測試控制冏題

18、RTL編碼凰格包括哪些？

運用縮暹來顯示代碼的邏輯構(gòu)造，縮暹壹致，并以TAB卷罩位

去卜于畤序軍位必須采用非阻塞賦值

組合邏輯采用阻塞賦值

不要將非阻塞賦值和阻塞賦值混合在壹種程序塊中

保證敏感表的完整，防止仿真和綜合遇程中出現(xiàn)功能籍誤

盡量不使用循環(huán)構(gòu)造

射代碼加上合適的注釋

封于多行的注釋使用/**/暹行注釋

19、同步重路設(shè)計的優(yōu)缺陷是什么

在同步設(shè)計中，EDA工具可以保證電路系統(tǒng)的畤序收斂，有效防止了福:路設(shè)計中競爭冒險的

現(xiàn)象

由于觸發(fā)器只有在畤鐘邊緣才變化取值，很大程度上地減小了整他重路的毛刺和噪聲影響的

也^性

同步設(shè)計同樣曾帶來疇鐘偏斜和功耗的冏題。

20、異步甯路的晨處和缺陷

模塊化特性突出

封信號延遲不敏感

沒有畤鐘偏斜冏題

有潛在的高性能特性

好的重磁兼容性

具有低功耗設(shè)計

缺陷卷：設(shè)計復(fù)雜，目前缺乏封應(yīng)的EDA工具的支持。

21、驗證與測試的重要卻別是什么？

驗證是在設(shè)計遇程中確認所設(shè)計的甯路功能的卦的性，測試是指采用測試設(shè)備檢測芯片與否

存在制造或封裝遇程中產(chǎn)生的缺陷。

22、伴隨芯片集成度越來越高，如今的IC測試面臨著前所未有的挑戰(zhàn)有哪些？

測試畤間越來越是，百蕾級門甯路的SOC測試也需午需要幾種月甚至更是的畤間

測試矢量的數(shù)日越來越多，覆蓋率缺難以提高，人不懂得到究竟要用多少測試矢量才能覆

蓋到所有器件

測試設(shè)備的使用成本越來越高，直接影響到芯片成本。

23、卷何需要低功耗設(shè)計？高功耗射系統(tǒng)有哪些影響？

低功耗設(shè)計可以延良便攜式設(shè)備的甯池壽命、低功耗設(shè)計可以減少CPU和桌面系統(tǒng)的能源

消耗減少發(fā)熱量，同步高功耗也^^封系統(tǒng)產(chǎn)生如卜方面影響：

系統(tǒng)可靠性

系統(tǒng)性能

系統(tǒng)生產(chǎn)和封裝成木

系統(tǒng)散熱成本

24、懸了實垣產(chǎn)品的低功耗，目前可以采用哪些優(yōu)化技術(shù)？

工藝優(yōu)化：采用多閥值工藝和市源門控技術(shù)

甯壓優(yōu)化：包括體偏置、多甯壓、勃態(tài)甯壓調(diào)整技術(shù)

硬件低功耗技術(shù)：門控畤鐘技術(shù)：門級優(yōu)化

低功耗系統(tǒng)/軟件優(yōu)化：包括勁態(tài)甯壓及頻率縮放技術(shù)、低功耗操作系統(tǒng)、低功耗編譯器和

低功耗軟件。

25、在物理驗證方面，常見的金屬規(guī)則有哪些？

金屬的最小寬度

同層金屬間的最小間距

金屬包圍多晶或通孔的最小而積

金屬包圍多晶或通孔的最小延伸是度

金屬自身的最小面積

同層金屬的最小密度

常見的通孔規(guī)則包括通孔最小面積，同層通孔之間的最小間距

26、在豈種完整的SOC設(shè)計中必然包括數(shù)?；旌螴P的設(shè)計和應(yīng)用，其原因