VHDL多位地址低態(tài)動作譯碼器高速分頻器設計 - 副本 - 副本

PAGEPAGE1基礎題一、題目名稱：多位地址低態(tài)動作譯碼器二、對選題的理解（題目要求概述）多位地址低態(tài)動作譯碼器（輸入：s1s2s3三位地址碼，輸出：t[4]t[3]t[2]t[1]t[0]五根地址選擇線），其真值表下圖。s1s2s3t[4]t[3]t[2]t[1]t[0]0000010100111001011101111111011110111011110111011101110111101111三、系統分析1、系統原理框圖多位地址低態(tài)動作譯碼器多位地址低態(tài)動作譯碼器s3s1s2t=11110t=11110t=11110t=11110t=11110t=11110t=111102、流程圖輸入s1，s2，s3輸入s1，s2，s3000NN輸出t=11110YYY001010011100101110111輸出t=11110輸出t=11101輸出t=11101輸出t=11011輸出t=01111輸出t=10111輸出t=01111NNNNN3、設計要點設計要點中首先要定義實體名，如cai，輸入數據s1，s2，s3，輸出數據t[4]t[3]t[2]t[1]t[0]，再者要注意s1，s2，s3要一起賦值給s。然而題目所給的提示使得編程變得簡單。只要使結果與之對應即可。4、難點和特色點題目中所給出的表格已經解決了這個題目的基本難點。四、邏輯仿真圖及功能分析如果輸入是：011根據所給的表格可以得到結果是：11101五、時序仿真及分析時序仿真結果相對于功能仿真有一定的時延。六、調試過程與問題調試過程不難，但是也出現一些問題，首先程序運行時是無誤的，程序也沒有出現語句上的錯誤，但是輸出結果是與提綱所給的表格不一致。最后我查看資料書才知道，是自己寫的t值不正確。并且在調試的過程中，不了解quartus這款軟件，使得我調試經常出現錯誤。八、附錄（VHDL源程序）Libraryieee;useieee.std_logic_1164.all;entitycaiisport(t:outstd_logic_vector(4downto0);s1,s2,s3:instd_logic);endentitycai;architectureoneofcaiissignals:std_logic_vector(2downto0);begins<=s1&s2&s3;process(s)begincasesiswhen"000"=>t<="11110";when"001"=>t<="11110";when"010"=>t<="11101";when"011"=>t<="11101";when"100"=>t<="11011";when"101"=>t<="10111";when"110"=>t<="01111";when"111"=>t<="01111";whenothers=>null;endcase;endprocess;endarchitectureone;綜合題一、題目名稱：高速分頻器設計二、對選題的理解（題目要求概述）題目所要求的是：有一個10MHz的時鐘源，為得到4Hz，3Hz，2Hz和1Hz的信號，請設計一種分頻器。原理：在原本一秒鐘里輸出10MHz的時間里輸出4Hz,3Hz，2Hz和1Hz。主要思想：用計數器來將時鐘源分頻。三、系統分析clkmodeclr1、clkmodeclr高速分頻器clk12、流程圖時鐘源時鐘源mode=00mode=11mode=10mode=01分為1Hz分為2Hz分為3Hz分為4Hz輸出信號開始結束3、設計要點首先應設置一個clk，作為一個比較的頻率，用它來和分頻后波形進行比較，便于觀察。其次以100Hz為例，分為1Hz時，100/2-1=49，所以應定義一個6位的緩沖變量，即variabletemp:std_logic_vector(5downto0)。由于10MHz太大難以看得清楚，故采用100Hz的信號源來進行實驗。3、設計難點iftemp="110001"thentemp:="000000";ck<=notck;該句意思就是計數到了要跳變的地方就跳變，然后置零。設置temp:="000000"的目的是為了重新計數。ck<=notck;即跳變的命令。

四、時序仿真及分析1Hz2Hz3Hz4Hz六、調試過程與問題本題相對于基礎題，有一定的難度。起初運行不出正確結果的主要問題在于分頻器內部的設計。分為1Hz時，100/2-1=49，49轉化為二進制為110001，所以應定義一個6位的緩沖變量，即variabletemp:std_logic_vector(5downto0)。iftemp="110001"thentemp:="000000";ck<=notck;也是其關鍵之處。七、體會和建議通過這次實驗我認為，我們在做實驗之前必須做足準備，不然在做實驗的時候就會出現大量的問題（比如要了解實驗要用的軟件以及實驗中所涉及的知識），所以我建議同學們做實驗之前都要好好學習基礎知識，做足充分的準備。八、附錄（VHDL源程序）100Hz源程序：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityfenpinqiisport(clk:instd_logic;clr:instd_logic;mode:instd_logic_vector(1downto0);clk1:outstd_logic);end;architectureartoffenpinqiissignalck:std_logic;beginprocess(clk,clr,mode)isvariabletemp:std_logic_vector(5downto0);beginifclr='1'thenck<='0';temp:="000000";elsif(clk'eventandclk='1')thenif(mode="00")theniftemp="110001"thentemp:="000000";ck<=notck;elsetemp:=temp+'1';endif;elsif(mode="01")theniftemp="011000"thentemp:="000000";ck<=notck;elsetemp:=temp+'1';endif;elsif(mode="10")theniftemp="001111"thentemp:="000000";ck<=notck;elsetemp:=temp+'1';endif;elsif(mode="11")theniftemp="001011"thentemp:="000000";ck<=notck;elsetemp:=temp+'1';endif;endif;endif;endprocess;clk1<=ck;endart;10MHz的源程序只需更改其中的部分數據即可，程序如下所示：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityfenpinqiisport(clk:instd_logic;clr:instd_logic;mode:instd_logic_vector(1downto0);clk1:outstd_logic);end;architectureartoffenpinqiissignalck:std_logic;beginprocess(clk,clr,mode)isvariabletemp:std_logic_vector(22downto0);beginifclr='1'thenck<='0';temp:="00000000000000000000000";elsif(clk'eventandclk='1')thenif(mode="00")theniftemp="10011000100101100111111"thentemp:="00000000000000000000000";ck<=notck;elsetemp:=temp+'1';endif;elsif(mode="01")theniftemp="01001100010010110011111"thentemp:="00000000000000000000000";ck<=notck;elsetemp:=temp+'1';endif;elsif(mode="10")theniftemp="00110010110111001101001"thentemp:="00000000000000000000000";ck<=notck;elsetemp:=temp+'1';endif;elsif(mode=