AltiumDesigner19原理圖與PCB設(shè)計速成實訓(xùn)教程 課件 實訓(xùn)十七 信號完整性分析

練習(xí)一

導(dǎo)入Z80Microprocessor.Ddb

練習(xí)二

信號完整性規(guī)則設(shè)置4

練習(xí)三

啟動信號完整性分析——創(chuàng)建原理圖與PCB元件鏈接

練習(xí)四

信號完整性模型配置

練習(xí)五

信號完整性網(wǎng)絡(luò)分析

練習(xí)六

信號完整性反射分析

練習(xí)七

信號完整性串?dāng)_分析練習(xí)一

導(dǎo)入Z80Microprocessor.Ddb實訓(xùn)內(nèi)容從Protel99SEExample中導(dǎo)入Z80Microprocessor.Ddb于AltiumDesigner中。

操作提示(1)導(dǎo)入Z80Microprocessor.Ddb步驟參照實訓(xùn)五練習(xí)七，導(dǎo)入結(jié)果如圖17-1所示，在左側(cè)“Projects”面板中可以看到導(dǎo)入的Z80Microprocessor.PrjPcb，雙擊Z80Microprocessor.PrjPcb中的任何一個原理圖文件，可以直接將其打開，如圖17-2所示。(2)導(dǎo)入PCB文件。雙擊

，彈出DXP導(dǎo)入向?qū)Т翱?，如圖17-3所示。采用系統(tǒng)默認(rèn)選項，依次單擊每個導(dǎo)入窗口的【Next】按鈕，完成PCB文件的導(dǎo)入，其結(jié)果如圖17-4所示。練習(xí)二

信號完整性規(guī)則設(shè)置實訓(xùn)內(nèi)容在本實訓(xùn)練習(xí)一的基礎(chǔ)上進行信號完整性規(guī)則設(shè)置。在PCB中進行信號完整性分析之前，要對有關(guān)的規(guī)則進行合理設(shè)置，以便準(zhǔn)確測出PCB中潛在的信號完整性問題。通過【PCB規(guī)則及約束編輯器】對話框，設(shè)置信號完整性分析規(guī)則。

操作提示在圖17-4所示的PCB編輯器中，執(zhí)行菜單命令“設(shè)計”→“規(guī)則”，彈出“PCB規(guī)則及約束編輯器”窗口。在左邊目錄區(qū)中，單擊“SignalIntegrity”前面的符號展開，可以看到信號完整性分析的規(guī)則共有13項。設(shè)置時，在相應(yīng)項上單擊鼠標(biāo)右鍵，添加新規(guī)則，或在窗口右側(cè)下方單擊【新規(guī)則】按鈕，然后可在新規(guī)則界面中進行具體設(shè)置。下面看具體設(shè)置及各項含義。1.?SignalStimulus(激勵信號)右鍵單擊“SignalStimulus”，選擇【新規(guī)則】，在新出現(xiàn)的SignalStimulus界面下設(shè)置相應(yīng)的參數(shù)，如圖17-5所示，共有五個參數(shù)設(shè)置。(1)激勵類型有三個選項：“ConstantLevel”(常數(shù)電平即直流信號)、“SinglePulse”(單脈沖信號)、“PeriodicPulse”(周期性脈沖信號)。(2)開始級別有兩個選項：“LowLevel”(低電平)和“HighLevel”(高電平)。(3)開始時間：設(shè)置激勵信號開始時間。(4)停止時間：設(shè)置激勵信號停止時間。(5)時間周期：設(shè)置激勵信號周期。在此選擇缺省值。2.?Overshoot-FallingEdge(信號過沖下降沿)該規(guī)則主要用于設(shè)置信號下降邊沿所允許的最大過沖量，即低于信號基準(zhǔn)值的最大阻尼振蕩，如圖17-6所示中的設(shè)置。3.?Overshoot-RisingEdge(信號過沖上升沿)該規(guī)則與Overshoot-FallingEdge相對應(yīng)，主要用于設(shè)置信號上升邊沿所允許的最大過沖量，即高于信號基準(zhǔn)值的最大阻尼振蕩，如圖17-7所示中的設(shè)置。4.?Undershoot-FallingEdge(信號下沖下降沿)該規(guī)則主要用于設(shè)置信號下降邊沿所允許的最大下沖值，即下降沿上高于信號基準(zhǔn)值的最大阻尼振蕩，如圖17-8所示中的設(shè)置。5.?Undershoot-RisingEdge(信號下沖上升沿)該規(guī)則與Undershoot-FallingEdge相對應(yīng)，主要用于設(shè)置信號上升邊沿所允許的最大下沖值，即上升沿上低于信號基準(zhǔn)值的最大阻尼振蕩，如圖17-9所示中的設(shè)置。6.?Impedance(阻抗)該規(guī)則主要用于設(shè)置電路允許的最大和最小阻抗，如圖17-10所示中的設(shè)置。7.?SignalTopValue(信號高電平)該規(guī)則主要用于設(shè)置信號在高電平狀態(tài)下所允許的最小穩(wěn)定電壓值，如圖17-11所示中設(shè)置。8.?SignalBaseValue(信號基準(zhǔn))該規(guī)則主要用于設(shè)置信號基準(zhǔn)電壓的最大值，如圖17-12所示中的設(shè)置。9.?FlightTime-RisingEdge(飛行時間上升沿)該規(guī)則主要用于設(shè)置信號上升沿最大延遲時間，一般為上升到信號設(shè)定值的50%時所需要的時間，如圖17-13所示中的設(shè)置，單位為ns。10.FlightTime-FallingEdge(飛行時間下降沿)該規(guī)則主要用于設(shè)置信號下降沿最大延遲時間，一般為實際的輸入電壓到閾值電壓之間的時間，如圖17-14所示中的設(shè)置，單位為ns。11.Slope-RisingEdge(上升沿斜率)該規(guī)則主要用于設(shè)置信號上升沿從閾值電壓上升到高電平電壓所允許的最大延遲時間，如圖17-15所示中的設(shè)置，單位為ns。12.Slope-FallingEdge(下降沿斜率)該規(guī)則主要用于設(shè)置信號下降沿從閾值電壓下降到低電平電壓所允許的最大延遲時間，如圖17-16所示中的設(shè)置，單位為ns。13.SupplyNets(電源網(wǎng)絡(luò))右鍵單擊“SupplyNets”，選擇【新規(guī)則】，在新出現(xiàn)的SupplyNets界面下，將GND網(wǎng)絡(luò)的“Voltage”設(shè)置為0。按相同方法再添加規(guī)則，將VCC網(wǎng)絡(luò)的“Voltage”設(shè)置為5(電源VCC的數(shù)值大小根據(jù)電路元器件供電參數(shù)而定，單位是V，如圖17-17所示。點擊【確定】按鈕退出。練習(xí)三

啟動信號完整性分析

——創(chuàng)建原理圖與PCB元件鏈接練習(xí)三

啟動信號完整性分析

——創(chuàng)建原理圖與PCB元件鏈接實訓(xùn)內(nèi)容在本實訓(xùn)練習(xí)二的基礎(chǔ)上，對導(dǎo)入的Z80Microprocessor.PrjPcb創(chuàng)建原理圖與PCB元件鏈接。

操作提示(1)在圖17-4所示的PCB編輯器中，執(zhí)行菜單命令“工具”→“SignalIntegrity...”，如圖17-18所示，彈出圖17-19所示錯誤信息提示窗口，提示PCB元件沒有與原理圖元件鏈接，單擊【OK】退出。(2)在圖17-2所示的原理圖編輯器中，執(zhí)行菜單命令“設(shè)計”→“UpdatePCBDocumentZ80ProcessorBoard.Pcb”，如圖17-20(a)所示，或在圖17-4所示的PCB編輯器中執(zhí)行菜單命令“設(shè)計”→“UpdateSchematicsinZ80Processor.PrjPcb”，如圖17-20(b)所示，彈出圖17-21所示的元件鏈接窗口。(3)單擊圖17-21中的“AutomaticallyCreateComponentLinks”(自動元件鏈接)選項，彈出編輯原理圖與PCB之間的元件鏈接模型信息窗口，如圖17-22所示。(4)單擊圖17-22【OK】按鈕，彈出圖17-23原理圖文檔與PCB文檔比較結(jié)果窗口。單擊【Yes】，彈出圖17-24所示的“工程變更指令”窗口。(5)單擊圖17-24中的【執(zhí)行變更】按鈕，完成檢驗變更。單擊【關(guān)閉】退出，完成原理圖與PCB元件的鏈接。練習(xí)四

信號完整性模型配置實訓(xùn)內(nèi)容在本實訓(xùn)練習(xí)三的基礎(chǔ)上，對導(dǎo)入的Z80Microprocessor.PrjPcb進行信號完整性模型配置。在復(fù)雜高速的電路系統(tǒng)中，所用到的元器件數(shù)量以及種類都比較繁多，由于各種原因的限制，在信號完整性分析之前用戶未必能逐一設(shè)置每個元件的SI模型，因此，當(dāng)執(zhí)行了信號完整性分析命名后，系統(tǒng)會首先進行檢查，給出相應(yīng)信息，以便用戶完成必要的SI模型設(shè)定與分配。

操作提示(1)在圖17-4所示的PCB編輯器中，執(zhí)行菜單命令“工具”→“SignalIntegrity...”，彈出圖17-25所示的消息及錯誤警告窗口，選擇【ModelAssignments...】(模型分配)進入信號完整性模型配置的界面，如圖17-26所示。在圖17-26所示的模型配置界面下，能夠看到每個器件所對應(yīng)的信號完整性模型，并且每個器件都有相應(yīng)的狀態(tài)與之對應(yīng)，關(guān)于這些狀態(tài)的含義如下：①NoMatch：表示目前沒有找到與該器件相關(guān)聯(lián)的信號完整性分析模型，需要人為設(shè)置。②LowConfidence：系統(tǒng)自動為該器件制定了一種模型，置信度較低。③MediumConfidence：系統(tǒng)自動為該器件制定了一種模型，置信度中等。④HighConfidence：系統(tǒng)自動為該器件制定了一種模型，置信度較高。⑤ModelFound：與器件相關(guān)聯(lián)的模型已經(jīng)存在。⑥UserModified：用戶修改了模型的有關(guān)參數(shù)。⑦ModelAdded：用戶創(chuàng)建了新的模型。(2)完善器件模型。在如圖17-26所示的模型配置界面下，單擊“NoMatch”的元件，彈出信號模型配置窗口，如圖17-27所示。(3)在“Type”選項中選擇器件的類型。(4)在“Technology”選項中選擇相應(yīng)的驅(qū)動類型。(5)也可以從外部導(dǎo)入與器件相關(guān)聯(lián)的IBIS(Input/OutputBufferInformationSpecification)模型，點擊【ImportIBIS】按鈕，選擇從器件廠商那里得到的IBIS模型即可。IBIS模型文件的擴展名是“.ibs”。(6)模型設(shè)置完成后選擇【OK】，退出。模型配置結(jié)果如圖17-28所示。(7)在圖17-28所示的窗口中，單擊左下角的【UpdateModelsinSchematic】按鈕，將修改后的模型更新到原理圖中。練習(xí)五

信號完整性網(wǎng)絡(luò)分析實訓(xùn)內(nèi)容在本實訓(xùn)練習(xí)四的基礎(chǔ)上，對導(dǎo)入的Z80Microprocessor.PrjPcb進行信號完整性網(wǎng)絡(luò)分析。

操作提示(1)在圖17-28所示的窗口，單擊右下角的【AnalyzeDesign...】，彈出SI(SignalIntegrity)模型設(shè)置選項窗口，如圖17-29所示，窗口主要是對布線進行設(shè)置，包括以下兩個選項。①TrackImpedance：布線阻抗，適用于沒有設(shè)置布線阻抗的全部網(wǎng)絡(luò)。②AverageTrackLength：平均布線長度，適用于全部未布線的網(wǎng)絡(luò)。選中“UseManhattanlength”復(fù)選框，將使用曼哈頓布線長度，保留缺省值。(2)單擊圖17-29的【AnalyzeDesign】選項，系統(tǒng)開始進行分析，分析結(jié)果顯示在如圖17-30所示的網(wǎng)絡(luò)狀態(tài)分析窗口中。通過此窗口中左側(cè)部分可以看到網(wǎng)絡(luò)是否通過了相應(yīng)的規(guī)則，如過沖幅度等，通過右側(cè)的設(shè)置可以以圖形的方式顯示過沖和串?dāng)_結(jié)果。下面將詳細(xì)介紹此窗口各項的含義。窗口左側(cè)欄顯示的內(nèi)容主要包括以下幾部分。①Net：列出了設(shè)計文件中所有可能需要進一步分析的網(wǎng)絡(luò)。選中某個網(wǎng)絡(luò)，單擊圖中的

按鈕，被選中的網(wǎng)絡(luò)就出現(xiàn)在右側(cè)窗口中的Net下面，其標(biāo)號等參數(shù)也隨機顯示出來，如圖中的“A1”“A2”。要查看“A1”網(wǎng)絡(luò)的詳細(xì)分析結(jié)果，只需在圖17-30中左側(cè)選擇“A1”，單擊右鍵，在下拉菜單中選擇“Details...”，如圖17-31所示。在彈出的如圖17-32所示的窗口中可以看到針對此網(wǎng)絡(luò)分析的完整結(jié)果。②Status：網(wǎng)絡(luò)狀態(tài)，主要包括三種狀態(tài)?！ailed：分析失敗?！otanalyzed：不進行分析。這種網(wǎng)絡(luò)一般都是連接網(wǎng)絡(luò)，不需要進行分析?！assed：分析通過，沒任何問題。③FallingEdgeOvershoot：信號過沖下降沿。④FallingEdgeUndershoot：信號下沖下降沿。⑤RisingEdgeOvershoot：信號過沖上升沿。⑥RisingEdgeUndershoot：信號下沖上升沿。如果需要顯示更多的參數(shù)，可以在左側(cè)窗口任意位置單擊鼠標(biāo)右鍵，在彈出的快捷菜單中選擇“Show/HideColumns”，在隱藏列表中選擇想要顯示和隱藏的選項，如圖17-33所示。大家應(yīng)該看出這些選項其實就是本實訓(xùn)練習(xí)二信號完整性規(guī)則設(shè)置里面的各項內(nèi)容。窗口右側(cè)“Termination”區(qū)域主要是不同“端接方式”。AltiumDesigner系統(tǒng)給出了8種不同的終端補償策略以消除或減小電路中由于反射和串?dāng)_所造成的信號完整性問題。①NoTermination：無終端補償。如圖17-34所示，直接進行信號傳輸，對終端不進行補償，這是系統(tǒng)默認(rèn)方式。②SerialRes：串阻補償。如圖17-35所示，即在點對點的連接方式中，直接串入一個電阻以減小外來的電壓波形幅值，合適的串阻補償將使信號正確終止，消除接收器的過沖現(xiàn)象。③ParallelRestoVCC：電源VCC端并阻補償，如圖17-36所示。對于線路的信號反射，這是一種比較好的補償方式。在電源VCC輸入端并聯(lián)的電阻是和傳輸線阻抗相匹配的，只是由于不斷有電流流過，因此會增加電源的功率消耗，導(dǎo)致低電平電壓的升高，該電壓根據(jù)電阻值的變化而變化。④ParallelRestoGND：接地端并阻補償，如圖17-37所示。與電源VCC端并阻補償方式類似，也是終止線路信號反射的一種比較好的方式。同樣會由于不斷有電流流過導(dǎo)致電壓的升高。⑤ParallelRestoVCC&GND：電源端與地端同時并阻補償，如圖17-38所示。該方式將電源端并阻補償與接地端并阻補償結(jié)合起來使用，適用于TTL總線系統(tǒng)。對于CMOS總線系統(tǒng)，一般不建議使用。⑥ParallelCaptoGND：地端并聯(lián)電容補償，如圖17-39所示。在接收輸入端對地并聯(lián)一個電容，對電路中信號噪聲較大的情況，是一種比較有效的補償方式。⑦ResandCaptoGND：地端并阻、并容補償，如圖17-40所示。在接收輸入端對地并聯(lián)一個電容和一個電阻，與地端僅僅并聯(lián)一個電容補償效果基本一致，只不過在終結(jié)網(wǎng)絡(luò)中不再有直流電流流過。一般情況下，當(dāng)時間常數(shù)RC大約為延遲時間的4倍時，這種補償方式可以使傳輸線上的信號被允許終止。⑧ParallelSchottkyDiodes：并聯(lián)肖特基二極管補償，如圖17-41所示。在傳輸線終結(jié)的電源和地端并聯(lián)肖特基二極管可以減少接收端信號的過沖值和下沖值。大多數(shù)標(biāo)準(zhǔn)邏輯集成電路的輸入電路都采用了這種補償方式。(3)單擊圖17-30左下角的【Menu】菜單，彈出如圖17-42所示的菜單，菜單中各項的含義如下。①SelectNet：選擇網(wǎng)絡(luò)。執(zhí)行該命令，可以將窗口左側(cè)某一網(wǎng)絡(luò)添加到窗口右側(cè)“Net”下面。②Details…：詳細(xì)。執(zhí)行該命令，會打開如圖17-32所示某一網(wǎng)絡(luò)完整性分析結(jié)果。③FindCoupledNets：查找相關(guān)聯(lián)網(wǎng)絡(luò)。執(zhí)行該命令，所有預(yù)選中網(wǎng)絡(luò)有關(guān)聯(lián)的網(wǎng)絡(luò)會在左側(cè)窗口中已選中狀態(tài)顯示出來。④CrossProbe：交叉探查。包括兩個子命令，即“ToSchematic”和“ToPCB”，分別用于在原理圖和PCB中查找所選網(wǎng)絡(luò)。⑤Copy：復(fù)制。復(fù)制某一選中網(wǎng)絡(luò)或全部網(wǎng)絡(luò)。⑥Show/HideColumns：顯示/隱藏。用于左側(cè)窗口顯示欄列表中想要顯示和隱藏的選項。⑦SetupOptions…：單擊該選項，打開如圖17-29所示的SI模型設(shè)置選項窗口，可以對布線進行設(shè)置。⑧Preferences…：優(yōu)先設(shè)定。執(zhí)行該命令，彈出如圖17-43所示的窗口。該窗口有五個選項卡，不同選項卡中又有不同內(nèi)容，用戶可采用系統(tǒng)缺省模式。⑨SetTolerances…：設(shè)置容差。執(zhí)行該命令，彈出如圖17-44所示的窗口，設(shè)置掃描容差，也即是公差。容差被限定在一個誤差范圍，表示允許信號變形的最大值和最小值，將實際信號與誤差范圍進行比較，以便確定信號是否合乎設(shè)計要求。單擊按鈕，彈出如圖17-45所示的窗口。圖中列出所有設(shè)置規(guī)則，可以在此修改。一般建議采用系統(tǒng)默認(rèn)設(shè)置。⑩DisplayReport...：顯示報告。執(zhí)行該命令，將彈出信號完整性測試報告，如圖17-46所示。(4)按鈕功能：單擊窗口右側(cè)

按鈕，系統(tǒng)會對用戶所選終端補償進行詳細(xì)說明，如圖17-47所示。其他按鈕功能已經(jīng)在圖17-30中標(biāo)識，在此不再贅述。練習(xí)六

信號完整性反射分析實訓(xùn)內(nèi)容在本實訓(xùn)練習(xí)五的基礎(chǔ)上對導(dǎo)入的Z80Microprocessor.PrjPcb進行信號完整性反射分析。

操作提示(1)在圖17-30中雙擊需要分析的網(wǎng)絡(luò)A1，或選中A1后單擊，將其導(dǎo)入到窗口的右側(cè)，如圖17-48所示。(2)單擊圖17-48窗口右下角的【Reflections...】，反射分析的波形結(jié)果將會顯示出來，如圖17-49所示。(3)右鍵點擊A1_U2.9_NoTerm，如圖17-50所示，在彈出的列表中選擇CursorA和CursorB，然后可以利用它們來測量確切的參數(shù)。測量結(jié)果在SimData窗口，如圖17-50所示。(4)從圖17-49的分析波形中可以看出，由于阻抗不匹配而引起的反射，導(dǎo)致信號的上升沿和下降沿都有一定的過沖。(5)單擊圖17-48中的【ReanalyzeDesig