《電路與電子技術(shù)》課件第8章

P8M1門(mén)電路邏輯功能的測(cè)試P8M2組合邏輯電路功能測(cè)試P8M3組合邏輯電路的設(shè)計(jì)

思考與練習(xí)

在日常生活中，經(jīng)常會(huì)用到加法運(yùn)算，而在數(shù)字系統(tǒng)(計(jì)算機(jī)系統(tǒng)等)中，加法運(yùn)算用得更為普遍。在本項(xiàng)目中，我們將設(shè)計(jì)一個(gè)簡(jiǎn)單的加法計(jì)算器，從中學(xué)習(xí)數(shù)字電路的基本知識(shí)，了解數(shù)字電路的基本定律和規(guī)則，掌握數(shù)字電路中基本門(mén)電路的邏輯功能和使用方法，了解TTL門(mén)電路和CMOS門(mén)電路的主要特點(diǎn)和使用方法。項(xiàng)目任務(wù)書(shū)本模塊通過(guò)對(duì)基本門(mén)電路邏輯功能的測(cè)試，來(lái)幫助讀者了解數(shù)字電路的基本概念，掌握基本門(mén)電路的邏輯功能，使讀者能靈活運(yùn)用基本門(mén)電路來(lái)實(shí)現(xiàn)簡(jiǎn)單的邏輯功能。P8M1門(mén)電路邏輯功能的測(cè)試MNL1概述

1.數(shù)字信號(hào)和數(shù)字電路

數(shù)字電路處理的信號(hào)一般都是數(shù)字信號(hào)。在電路中，數(shù)字信號(hào)常常表現(xiàn)為突變的電壓和電流，并且只有兩種可能的狀態(tài)。所以，在數(shù)字電路中的半導(dǎo)體器件一般都工作在開(kāi)、關(guān)狀態(tài)，利用半導(dǎo)體器件的導(dǎo)通和截止兩種不同的工作狀態(tài)，代表不同的數(shù)字信息。通常用0、1表示兩種不同的狀態(tài)。在數(shù)字電路中,用電壓的高、低表示數(shù)字信號(hào)的1、0。例如在一個(gè)電源電壓為+5V的電路中，用＋5V表示狀態(tài)“1”，用０V表示狀態(tài)“0”。+5V稱為邏輯高電平，0V稱為邏輯低電平。“0”和“1”稱為兩種邏輯狀態(tài)。邏輯狀態(tài)是從日常生活中抽象出來(lái)的，如開(kāi)關(guān)的開(kāi)、關(guān)，燈亮、燈滅等。因此,數(shù)字電路在結(jié)構(gòu)、工作狀態(tài)、研究?jī)?nèi)容和分析方法上與模擬電路不同。數(shù)字電路具有如下特點(diǎn)：

(1)數(shù)字電路在穩(wěn)態(tài)時(shí)，電路中的半導(dǎo)體器件工作在飽和或截止?fàn)顟B(tài)，正好符合數(shù)字信號(hào)的特點(diǎn)。飽和和截止時(shí)對(duì)應(yīng)于外部電路的特點(diǎn)為電流的有無(wú)、電壓的高低,分別用數(shù)字信號(hào)的１邏輯和０邏輯來(lái)表示。

(2)數(shù)字電路的單元電路比較簡(jiǎn)單，對(duì)元件的精度要求不高，只要求器件能可靠地表示出1和0兩種狀態(tài)。因此,數(shù)字電路便于集成化、系列化生產(chǎn),產(chǎn)品具有使用方便、可靠性高、成本低廉等特點(diǎn)。

(3)因?yàn)閿?shù)字電路中只有0、1兩種狀態(tài)，所以便于長(zhǎng)期存儲(chǔ)，亦便于用計(jì)算機(jī)進(jìn)行處理。

(4)在數(shù)字電路中重點(diǎn)研究的是輸出信號(hào)和輸入信號(hào)之間的邏輯關(guān)系，以確定電路的邏輯功能。因此,數(shù)字電路的研究分為兩個(gè)部分：一是對(duì)電路的邏輯功能進(jìn)行分析，稱為邏輯分析；二是根據(jù)邏輯功能設(shè)計(jì)出滿足功能要求的電路，稱為邏輯設(shè)計(jì)。

(5)數(shù)字電路由于自身的特點(diǎn)，因此其分析方法和模擬電路有所不同。在數(shù)字電路中描述電路邏輯功能的方法有邏輯表達(dá)式、真值表、卡諾圖、特征方程、狀態(tài)轉(zhuǎn)移圖、時(shí)序圖等。

(6)隨著電子技術(shù)的飛速發(fā)展，數(shù)字電路的應(yīng)用越來(lái)越廣泛。它不僅可以用于各種邏輯運(yùn)算和算術(shù)運(yùn)算，還用于各種數(shù)控裝置、智能儀表，并越來(lái)越多地應(yīng)用于網(wǎng)絡(luò)、圖像及語(yǔ)音信號(hào)的傳輸和處理。

數(shù)字集成電路邏輯器件有繁多的、功能各異的集成電路芯片，可以實(shí)現(xiàn)所需要的邏輯功能。但是，無(wú)論多么復(fù)雜的邏輯運(yùn)算，都是由“與”、“或”、“非”這三種最基本的邏輯運(yùn)算組合而成的。那么什么是“與”、“或”、“非”邏輯運(yùn)算呢？人們又是用怎樣的電路實(shí)現(xiàn)這三種基本邏輯運(yùn)算呢？我們可以通過(guò)下面的測(cè)試得到答案。在測(cè)試之前，首先簡(jiǎn)單認(rèn)識(shí)一下什么是數(shù)字集成電路。數(shù)字集成電路就是將能實(shí)現(xiàn)一定邏輯功能的電路通過(guò)特殊的半導(dǎo)體工藝實(shí)現(xiàn)在高純度硅晶片上，同時(shí)將輸入、輸出、電源等功能腳通過(guò)特種導(dǎo)電金屬絲引出到引腳并將其封裝，以方便用戶使用。

2.數(shù)字電路的分類

數(shù)字電路的分類方式有很多種，例如：

(1)按電路邏輯功能的不同，可以分為組合邏輯電路和時(shí)序邏輯電路。

(2)按集成電路的大小規(guī)模不同，可分為小規(guī)模集成電路(SSI)、中規(guī)模集成電路(MSI)、大規(guī)模集成電路(LSI)和超大規(guī)模集成電路(VLSI),具體分類見(jiàn)表8-1-1。表8-1-1集成電路按規(guī)模大小的分類表

(3)按電路所用器件的不同，又可分為單極性電路和雙極性電路。最常用的單極性電路是CMOS(ComplementarySymmetryMetalOxideSemiconductor)電路，最常用的雙極性電路是TTL(Transistor

TransistorLogic)電路。

集成電路的封裝形式有很多種，小規(guī)模和中規(guī)模集成電路的封裝形式主要有雙列直插式和貼片式,如圖8-1-1所示。

無(wú)論是哪種集成電路，其管腳號(hào)的分布規(guī)律都是一樣的，即將集成塊的缺口朝左，從左下角起，逆時(shí)針旋轉(zhuǎn)，依次為1腳、2腳、3腳…，如圖8-1-2所示。圖8-1-1數(shù)字集成電路實(shí)物圖圖8-1-2數(shù)字集成電路管腳號(hào)排布規(guī)律測(cè)試工作任務(wù)書(shū)

MNL2邏輯代數(shù)中的基本運(yùn)算

邏輯代數(shù)又稱布爾代數(shù)，它是19世紀(jì)英國(guó)數(shù)學(xué)家布爾(Boole)提出的，早期用來(lái)研究各種開(kāi)關(guān)網(wǎng)絡(luò)，所以又稱為開(kāi)關(guān)代數(shù)。后來(lái)人們發(fā)現(xiàn),可以用它來(lái)研究邏輯電路，所以又稱之為邏輯代數(shù)。邏輯代數(shù)是分析和設(shè)計(jì)邏輯電路的理論基礎(chǔ)。

邏輯代數(shù)和普通代數(shù)一樣，也是用字母代表變量，但邏輯代數(shù)中變量的取值只有兩種：“0”和“1”。只是，這里的“0”、“1”已不表示數(shù)值的大小，而是代表兩種狀態(tài),如“開(kāi)”和“關(guān)”，“是”和“非”，“有”和“無(wú)”，“燈亮”和“燈滅”等。邏輯系統(tǒng)中的電路種類繁多、功能各異,但它們的邏輯關(guān)系都可以用最基本的邏輯運(yùn)算綜合而成。這三種最基本的邏輯運(yùn)算就是“與”運(yùn)算、“或”運(yùn)算、“非”運(yùn)算。

1.“與”運(yùn)算(LogicMultiplication)

只有當(dāng)決定某一事件發(fā)生的所有條件都具備時(shí)，這一事情才會(huì)發(fā)生，這種因果邏輯關(guān)系稱為“與”邏輯。圖8-1-5中的開(kāi)關(guān)A和B同時(shí)合上時(shí)，燈F才會(huì)亮。因此,燈F和開(kāi)關(guān)A、B之間的關(guān)系稱為“與”邏輯，寫(xiě)做：F=A·B，此式稱為邏輯表達(dá)式，讀做：“F等于A與B”?！芭c”的邏輯關(guān)系又稱之為邏輯乘,它遵循“有0出0，全1出1”的運(yùn)算規(guī)則。

假設(shè)開(kāi)關(guān)斷開(kāi)為“0”狀態(tài)，開(kāi)關(guān)合上為“1”狀態(tài);燈亮為“1”狀態(tài)，燈滅為“0”狀態(tài)。我們也可以將燈F和開(kāi)關(guān)A、B的關(guān)系用表8-1-5描述，這個(gè)表稱之為真值表。圖8-1-5串聯(lián)開(kāi)關(guān)電路表8-1-5“與”運(yùn)算真值表

“與”邏輯的運(yùn)算規(guī)則如下：

0·00·1=01·0=01·1=1

實(shí)現(xiàn)“與”邏輯功能的電路稱之為“與門(mén)”。與門(mén)的邏輯符號(hào)見(jiàn)圖8-1-6。圖8-1-6與門(mén)邏輯符號(hào)

2.“或”運(yùn)算(Logic

Addition)

決定某一事件發(fā)生的所有條件中，只要有一個(gè)或一個(gè)以上的條件具備，這一事情就會(huì)發(fā)生，這種因果邏輯關(guān)系稱為“或”邏輯。圖8-1-7中的開(kāi)關(guān)A和B只要有一個(gè)合上或兩個(gè)同時(shí)合上時(shí)，燈F就會(huì)亮。因此,燈F和開(kāi)關(guān)A、B之間的關(guān)系稱為“或”邏輯，邏輯表達(dá)式為：F=A+B，讀做：“F等于A或B”?！盎颉钡倪壿嬯P(guān)系又稱之為邏輯加,它遵循“有1出1，全0出0”的運(yùn)算原則。表8-1-6是或邏輯的真值表。圖8-1-7并聯(lián)開(kāi)關(guān)電路表8-1-6“或”邏輯真值表

“或”邏輯的運(yùn)算規(guī)則如下：

0+0=00+1=11+0=11+1=1

實(shí)現(xiàn)“或”邏輯功能的電路稱之為“或門(mén)”?；蜷T(mén)的邏輯符號(hào)見(jiàn)圖8-1-8。圖8-1-8或門(mén)邏輯符號(hào)

3.“非”運(yùn)算(Logic

Negantion)

當(dāng)決定某一事件的條件具備時(shí)，事情反而不會(huì)發(fā)生,這種因果邏輯關(guān)系稱為“非”邏輯。非運(yùn)算的輸出和輸入總是相反的。圖8-1-9中的開(kāi)關(guān)A合上時(shí)，燈F反而不亮。因此,燈F和開(kāi)關(guān)A的關(guān)系稱為“非”邏輯，邏輯表達(dá)式為：F=，讀做：“F等于A非”。表8-1-7是非邏輯的真值表。圖8-1-9開(kāi)關(guān)與電燈并聯(lián)電路表8-1-7“非”運(yùn)算真值表

“非”邏輯的運(yùn)算規(guī)則如下：

=1

=0

實(shí)現(xiàn)“非”邏輯功能的電路稱之為“非門(mén)”，又稱為反相器。非門(mén)的邏輯符號(hào)見(jiàn)圖8-1-10。圖8-1-10非門(mén)邏輯符號(hào)

4.復(fù)合邏輯運(yùn)算

上面介紹的“與”、“或”、“非”三種邏輯運(yùn)算是數(shù)字電路中最基本的邏輯運(yùn)算，由這些基本運(yùn)算可以組成各種復(fù)雜的邏輯運(yùn)算。

1)與非運(yùn)算

與非運(yùn)算是由與運(yùn)算和非運(yùn)算組合而成的，邏輯表達(dá)式為：F=。與非門(mén)邏輯符號(hào)見(jiàn)圖8-1-11，邏輯真值表見(jiàn)表8-1-8。它的邏輯功能是“有0出1，全1出0”。圖8-1-11與非門(mén)邏輯符號(hào)表8-1-8“與非”邏輯真值表

2)或非運(yùn)算

或非運(yùn)算是由或運(yùn)算和非運(yùn)算組合而成的，邏輯表達(dá)式為：F=?；蚍情T(mén)邏輯符號(hào)見(jiàn)圖8-1-12，邏輯真值表見(jiàn)表8-1-9。它的邏輯功能是“有1出0，全0出1”。圖8-1-12或非門(mén)邏輯符號(hào)表8-1-9“或非”邏輯真值表

3)與或非運(yùn)算

與或非運(yùn)算是由“與”、“或”、“非”三種運(yùn)算組合而成的，邏輯表達(dá)式為：F=。

與或非門(mén)邏輯符號(hào)見(jiàn)圖8-1-13,其邏輯真值表請(qǐng)同學(xué)們自己列出。圖8-1-13與或非門(mén)邏輯符號(hào)

4)異或和同或運(yùn)算

異或運(yùn)算的邏輯表達(dá)式：F=A

+

B=A

B,其邏輯符號(hào)見(jiàn)圖8-1-14。異或運(yùn)算的邏輯真值表見(jiàn)表8-1-10，從真值表可以看出,異或運(yùn)算的規(guī)則是：當(dāng)兩個(gè)輸入相同時(shí)，輸出為0;當(dāng)兩個(gè)輸入不同時(shí)，輸出為1。圖8-1-14異或門(mén)邏輯符號(hào)表8-1-10“異或”邏輯真值表同或運(yùn)算的邏輯表達(dá)式：F=AB+

=A⊙B,其邏輯符號(hào)見(jiàn)圖8-1-15。同或運(yùn)算的邏輯真值表見(jiàn)表8-1-11,從真值表可以看出，同或運(yùn)算的規(guī)則是：當(dāng)兩個(gè)輸入相同時(shí)，輸出為1;當(dāng)兩個(gè)輸入不同時(shí)，輸出為0。圖8-1-15同或門(mén)邏輯符號(hào)表8-1-11“同或”邏輯真值表MNL3邏輯函數(shù)表示方法

邏輯函數(shù)用來(lái)描述輸出變量和輸入變量的關(guān)系。在組合邏輯電路中，常用的邏輯函數(shù)的表示方法有真值表、邏輯表達(dá)式、電路圖、波形圖、卡諾圖等。

邏輯函數(shù)有n個(gè)變量時(shí)，共有2n個(gè)不同的變量取值組合。在列真值表時(shí)，變量取值的組合一般按n位二進(jìn)制數(shù)遞增的方式列出。

例8-1

有一舉重判決電路如圖8-1-16所示，其中A、B、C三個(gè)裁判各掌握一個(gè)開(kāi)關(guān)，若兩個(gè)裁判同意試舉成功，且其中Ａ裁判必須同意，則試舉才算成功，否則試舉失敗。試列出真值表。

解首先,假設(shè)三名裁判Ａ、Ｂ、Ｃ為輸入變量，若同意通過(guò),則開(kāi)關(guān)合上，用邏輯1表示；若不同意通過(guò),則開(kāi)關(guān)打開(kāi)，用邏輯0表示。結(jié)果F,燈亮用邏輯1表示，表明試舉通過(guò)；燈不亮用邏輯0表示，表明試舉不通過(guò)。根據(jù)題意，列真值表見(jiàn)表8-1-12。圖8-1-16舉重判決電路模型表8-1-12舉重判決電路功能真值表

1)真值表

真值表具有如下特點(diǎn)：①真值表具有唯一性；②包含所有的取值組合;③直觀、明了，可直接看出邏輯函數(shù)值和變量取值之間的關(guān)系。

2)邏輯表達(dá)式

把輸入、輸出之間的關(guān)系寫(xiě)成“與”、“或”、“非”等運(yùn)算的組合式，這就是邏輯表達(dá)式。

根據(jù)圖8-1-16所示電路模型，列出邏輯表達(dá)式為

F=AB+AC

(1.1)根據(jù)真值表，也可以直接寫(xiě)出標(biāo)準(zhǔn)的“與或”表達(dá)式，方法如下：

(1)把任意一組變量取值中的1代以原變量，0代以反變量，由此得到一組變量的與組合，如A、B、C三個(gè)變量的取值為101時(shí)，則代換后得到的變量與組合為A

C。

(2)把邏輯函數(shù)值為1所對(duì)應(yīng)的各變量的與組合相加，便得到一個(gè)邏輯表達(dá)式，這種形式的邏輯表達(dá)式稱為標(biāo)準(zhǔn)的與-或邏輯式。

根據(jù)上述方法，列出邏輯表達(dá)式為

F=A

C+AB

+ABC(1.2)

3)邏輯電路圖(原理圖)

邏輯圖是用基本邏輯門(mén)和復(fù)合邏輯門(mén)的邏輯符號(hào)組成的對(duì)應(yīng)于某一邏輯功能的電路圖。圖8-1-17就是根據(jù)式(1.1)畫(huà)出的舉重判決電路的邏輯電路圖。圖8-1-17舉重判決電路邏輯圖

4)波形圖

波形圖是由輸入變量的所有可能取值組合的高、低電平及其對(duì)應(yīng)的輸出函數(shù)值的高、低電平所構(gòu)成的圖形。圖8-1-18是舉重判決電路波形圖。圖8-1-18舉重判決電路波形圖MNL4TTL集成門(mén)電路和CMOS集成門(mén)電路

1.TTL集成門(mén)電路和CMOS集成門(mén)電路的區(qū)別

TTL和CMOS集成門(mén)電路是目前應(yīng)用最廣泛的兩類集成電路。前者發(fā)展較早，后者雖問(wèn)世較晚，但是發(fā)展迅猛，大有趕超并取代前者之勢(shì)。它們各有特點(diǎn)，又有很多不同之處。

1)組成結(jié)構(gòu)

(1)

TTL電路結(jié)構(gòu)。

TTL集成邏輯門(mén)電路(TransistorTransistorLogic)是指晶體管－晶體管邏輯門(mén)電路(它是由NPN或PNP晶體管組成的)，它的輸入和輸出都是由晶體管組成的。圖8-1-19是典型的TTL與非門(mén)電路。由于晶體管是電子和空穴兩種載流子參與導(dǎo)電，因此稱TTL為雙極型晶體管集成電路。圖8-1-19集成TTL與非門(mén)電路表8-1-13列出了TTL的主要產(chǎn)品系列及其型號(hào)。其中速度最快的是STTL，即肖特基TTL電路，其平均速度是3ns，是標(biāo)準(zhǔn)型TTL的十分之一。功耗最低是LSTTL，其功耗不到標(biāo)準(zhǔn)TTL的十分之一。速度·功耗積最低的是ALSTTL,其工作頻率為100MHz,可用于較高工作頻率的場(chǎng)合。TTL與其他TTL雙極型電路(如：RTL電阻－晶體管邏輯門(mén)電路，DTL二極管－晶體管邏輯門(mén)電路)相比，性能價(jià)格比高，可謂價(jià)廉物美，基本取代了其他的雙極型門(mén)電路，只在超高速環(huán)路中仍然使用ECL(發(fā)射極耦合)。表8-1-13TTL主要產(chǎn)品系列

(2)

CMOS電路結(jié)構(gòu)。

MOS邏輯門(mén)電路是繼TTL之后發(fā)展起來(lái)的另一種應(yīng)用廣泛的數(shù)字集成電路。由于它功耗低，抗干擾能力強(qiáng)，工藝簡(jiǎn)單，因此幾乎所有的大規(guī)模、超大規(guī)模數(shù)字集成器件都采用MOS工藝。

MOS集成門(mén)電路分為PMOS、NMOS、CMOS三種類型，使用最多的是CMOS(互補(bǔ)對(duì)稱型MOS電路)。圖8-1-20是典型的CMOS非門(mén)電路。

CMOS邏輯門(mén)電路是由N溝道MOSFET和P溝道MOSFET互補(bǔ)而成的，通常稱為互補(bǔ)型MOS邏輯電路，簡(jiǎn)稱CMOS邏輯電路。由于只有一種載流子，因而它是一種單極性晶體管電路。

在圖8-1-20所示電路中,要求電源VDD大于兩管開(kāi)啟電壓絕對(duì)值之和，即VDD＞(VTN+|VTP|)，且VTN=|VTP|。其中，VTN為VNN型溝道MOS的開(kāi)啟電壓，VTP為VPP型溝道MOS的開(kāi)啟電壓。圖8-1-20(a)為CMOS非門(mén)電路；圖8-1-20(b)為CMOS非門(mén)的等效簡(jiǎn)化電路。圖8-1-20CMOS非門(mén)電路當(dāng)輸入為低電平，即Vi=0V時(shí)，VN截止，VP導(dǎo)通，VN的截止電阻約為500MΩ，VP的導(dǎo)通電阻約為750Ω，所以輸出Vo≈VDD，即Vo為高電平。

當(dāng)輸入為高電平，即Vi=VDD時(shí)，VN導(dǎo)通，VP截止，VN的導(dǎo)通電阻約為750Ω，VP的截止電阻約為500MΩ，所以輸出Vo≈0V，即Vo為低電平。所以該電路實(shí)現(xiàn)了非邏輯。通過(guò)以上分析可以看出，在CMOS非門(mén)電路中，無(wú)論電路處于何種狀態(tài)，VN、VP中總有一個(gè)截止，所以它的靜態(tài)功耗極低，有微功耗電路之稱。

CMOS邏輯門(mén)電路的系列如下：

·基本的CMOS——4000系列

這是早期的CMOS集成邏輯門(mén)產(chǎn)品，工作電源電壓范圍為3～18V。由于它具有功耗低、噪聲容限大、扇出系數(shù)大等優(yōu)點(diǎn)，因此已得到普遍使用。其缺點(diǎn)是工作速度較低，平均傳輸延遲時(shí)間為幾十毫秒，最高工作頻率小于5MHz。

·高速的CMOS——HC(HCT)系列

該系列電路主要從制造工藝上進(jìn)行了改進(jìn)，使其工作速度大大提高，平均傳輸延遲時(shí)間小于10ns，最高工作頻率可達(dá)50MHz。HC系列的電源電壓范圍為2～6V。74HC/HCT系列的主要特點(diǎn)是與TTL器件電壓兼容，它的電源電壓范圍為4.5～5.5V。它的輸入電壓參數(shù)為VIH(min)=2.0V，VIL(max)=0.8V，與TTL完全相同。另外，74HC/HCT系列與74LS系列的產(chǎn)品，只要最后3位數(shù)字相同，則兩種器件的邏輯功能、外形尺寸、引腳排列順序也完全相同，這樣就為以CMOS產(chǎn)品代替TTL產(chǎn)品提供了方便。

·先進(jìn)的CMOS——AC(ACT)系列

該系列的工作頻率得到了進(jìn)一步的提高，同時(shí)保持了CMOS超低功耗的特點(diǎn)。其中ACT系列與TTL器件電壓兼容，電源電壓范圍為4.5～5.5V。AC(ACT)系列的電源電壓范圍為1.5～5.5V。AC(ACT)系列的邏輯功能、引腳排列順序等都與同型號(hào)的HC(HCT)系列完全相同。

2)電路特點(diǎn)

TTL和CMOS電路在結(jié)構(gòu)、原理及制造工藝上均有較大區(qū)別，因此電路特點(diǎn)也有較大差別。表8-1-14列出了國(guó)產(chǎn)TTL和各種MOS電路的四個(gè)主要參數(shù)。下面就這四個(gè)參數(shù)比較TTL和CMOS電路各自的特點(diǎn)。

表8-1-14國(guó)產(chǎn)TTL和CMOS電路的主要參數(shù)

(1)功耗。

如前所述，CMOS是互補(bǔ)對(duì)稱型結(jié)構(gòu)，工作時(shí),總是一個(gè)管子處于截止、一個(gè)管子處于導(dǎo)通狀態(tài)，而MOS管的截止電阻大至500MΩ,所以電路靜態(tài)功耗幾乎為零。但實(shí)際上，由于存在硅表面和PN結(jié)的漏電流(量值為數(shù)百微毫安)，因此尚有數(shù)微瓦量級(jí)的靜態(tài)功耗,但是和TTL電路相比要低多了。低功耗是CMOS電路一個(gè)突出的優(yōu)點(diǎn)。

(2)抗干擾能力。

抗干擾能力又稱噪聲容限，它表示電路保持穩(wěn)定工作所能抗拒外來(lái)干擾和本身噪聲的能力。抗干擾能力可用圖8-1-21所示的電壓傳輸曲線來(lái)說(shuō)明。所謂電壓傳輸特性曲線，是指輸出電壓隨著輸入電壓變化的情

圖8-1-21中，共有兩條特性曲線，里面的是TTL門(mén)電路的電壓傳輸特性曲線，外面那條是CMOS門(mén)電路的電壓傳輸特性曲線。

首先看7400(標(biāo)準(zhǔn)TTL)的電壓傳輸特性，圖中：ViL為本級(jí)門(mén)最大輸入低電平;Vg為關(guān)門(mén)電平(對(duì)應(yīng)于最小輸出高電平——VoH(min)的輸入電壓);Vk為開(kāi)門(mén)電平(對(duì)應(yīng)于最大輸出低電平——VoL(max)的輸入電平);ViH為本級(jí)門(mén)最低輸入高電平。圖8-1-21TTL和CMOS兩種電路的電壓傳輸特性曲線顯然，要保證輸出為可靠的高電平，干擾電壓不應(yīng)超過(guò)：

VNL=Vg-ViL

式中：VNL為下限抗干擾電平。只要疊加于輸入低電平上的干擾不大于VNL，輸出就可保證可靠的高電平。顯然，VNL

越大，下限抗干擾能力越強(qiáng)。

要保證輸出為可靠的低電平，干擾電壓不應(yīng)超過(guò)：

VNH=ViH-Vk

式中：VNH為上限抗干擾電平。只要疊加于輸入高電平上的負(fù)脈沖干擾幅值不大于VNH，輸出就可保證可靠的低電平。顯然，VNH越大，上限抗干擾能力越強(qiáng)。

對(duì)應(yīng)標(biāo)準(zhǔn)TTL電路，ViL=0.4V，Vg=0.8V，所以VNL=Vg-ViL=0.8-0.4=0.4V。Vk=2V,ViH=2.4V,所以,VNH=ViH-Vk=2.4-2=0.4V。

圖8-1-21中是CMOS器件工作在電源電壓為+5V時(shí)的電壓傳輸曲線。從圖中可以看出：CMOS電壓傳輸曲線比TTL的變化陡，Vgc和Vkc的值接近，約為2V，且輸入、輸出電壓范圍也比TTL電路大，因此其抗干擾能力較強(qiáng)。

(3)工作速度。

電路的工作速度一般用平均傳輸延時(shí)時(shí)間tpd來(lái)表示,它表示輸出信號(hào)比輸入信號(hào)在時(shí)間上落后了多少,也就是說(shuō)，信號(hào)經(jīng)過(guò)一級(jí)門(mén)電路所花費(fèi)的時(shí)間。一般希望傳輸時(shí)間越短越好。表8-1-14所列tpd是在環(huán)境溫度為25℃、供電電壓為5V的條件下，對(duì)與非門(mén)電路的測(cè)試值。從表中可以看出，CMOS的速度比PMOS、NMOS快得多，但卻比TTL電路的速度慢。

(4)扇出系數(shù)。

在數(shù)字系統(tǒng)中，門(mén)電路總是要帶負(fù)載的，而一個(gè)門(mén)電路能驅(qū)動(dòng)負(fù)載的能力是有限的。TTL電路中衡量門(mén)電路驅(qū)動(dòng)負(fù)載能力的常用參數(shù)如下：

·輸入低電平電流IIL(輸入短路電流IIS)——輸入低電平時(shí)流出輸入端的電流，它流入或灌入前級(jí)門(mén)電路的輸出端。標(biāo)準(zhǔn)TTL產(chǎn)品規(guī)定的最大值為1.6mA。

·輸入高電平電流IIH——輸入高電平時(shí)流入輸入端的電流。一般是前級(jí)門(mén)輸出端輸出(或拉出)的電流。標(biāo)準(zhǔn)TTL產(chǎn)品規(guī)定的最大值為40μA。

·輸出低電平電流IOL(灌電流)——輸出低電平時(shí)，能夠流入輸出端的電流，用來(lái)衡量門(mén)電路帶灌電流負(fù)載的能力。標(biāo)準(zhǔn)TTL產(chǎn)品規(guī)定的最大值為16mA。

·輸出高電平電流IOH(拉電流)——輸出高電平時(shí)，流出輸出端的電流，用來(lái)衡量門(mén)電路帶拉電流負(fù)載的能力。標(biāo)準(zhǔn)TTL產(chǎn)品規(guī)定的最大值為0.4mA。

從以上參數(shù)定義可知,TTL邏輯門(mén)電路帶灌電流的能力大于帶拉電流的能力。

·扇出系數(shù)——帶同類門(mén)的能力，它反應(yīng)了門(mén)電路的帶負(fù)載能力。輸出高電平時(shí)，其拉電流負(fù)載的扇出系數(shù)NOH的表示式為

輸出低電平時(shí)，其灌電流負(fù)載的扇出系數(shù)NOL的表示式為

對(duì)于標(biāo)準(zhǔn)的TTL電路，

因CMOS電路有極高的輸入阻抗，故其扇出系數(shù)很大，一般額定扇出系數(shù)可達(dá)50。但必須指出的是，扇出系數(shù)是指驅(qū)動(dòng)CMOS電路的個(gè)數(shù)，若就灌電流負(fù)載能力和拉電流負(fù)載能力而言，CMOS電路遠(yuǎn)遠(yuǎn)低于TTL電路。

2.TTL和CMOS集成門(mén)電路的其他形式

1)OC門(mén)——TTL集電極開(kāi)路門(mén)

在工程實(shí)踐中，有時(shí)需要將幾個(gè)門(mén)的輸出端并聯(lián)使用，以實(shí)現(xiàn)與邏輯，稱為線與。TTL門(mén)電路的輸出結(jié)構(gòu)決定了它不能進(jìn)行線與。

如果將G1、G2兩個(gè)TTL與非門(mén)的輸出直接連接起來(lái)，如圖8-1-22所示，當(dāng)G1輸出為高，G2輸出為低時(shí)，從G1的電源VCC通過(guò)G1的V4、VD到G2的V3，形成一個(gè)低阻通路，產(chǎn)生很大的電流，輸出既不是高電平也不是低電平，邏輯功能將被破壞，還可能燒毀器件。所以,普通的TTL門(mén)電路是不能進(jìn)行線與的。圖8-1-23為OC門(mén)的結(jié)構(gòu)和符號(hào)。圖8-1-22普通的TTL門(mén)電路輸出并聯(lián)圖8-1-23OC門(mén)

TTLOC門(mén)通常有如下的應(yīng)用：

(1)實(shí)現(xiàn)線與。

兩個(gè)OC門(mén)實(shí)現(xiàn)線與時(shí)的電路如圖8-1-24所示。此時(shí)的邏輯關(guān)系為

L=L1·L2=

即在輸出線上實(shí)現(xiàn)了與運(yùn)算，通過(guò)邏輯變換可轉(zhuǎn)換為與或非運(yùn)算。

(2)實(shí)現(xiàn)電平轉(zhuǎn)換。

在數(shù)字系統(tǒng)的接口部分(與外部設(shè)備相連接的地方)需要有電平轉(zhuǎn)換的時(shí)候，常用OC門(mén)來(lái)完成,如圖8-1-25所示。

把上拉電阻接到10V電源上，這樣在OC門(mén)輸入普通的TTL電平，而輸出高電平就可以變?yōu)?0V。

(3)用做驅(qū)動(dòng)器。

可用OC門(mén)來(lái)驅(qū)動(dòng)發(fā)光二極管、指示燈、繼電器和脈沖變壓器等。圖8-1-26是用來(lái)驅(qū)動(dòng)發(fā)光二極管的電路。圖8-1-24實(shí)現(xiàn)線與圖8-1-25實(shí)現(xiàn)電平轉(zhuǎn)換圖8-1-26驅(qū)動(dòng)發(fā)光二極管

2)TTL三態(tài)輸出門(mén)

(1)三態(tài)輸出門(mén)的結(jié)構(gòu)及工作原理。

三態(tài)輸出門(mén)的電路圖如圖8-1-27(a)所示。當(dāng)EN=0時(shí)，G輸出為1，VD1截止，與P端相連的V1的發(fā)射結(jié)也截止。三態(tài)門(mén)相當(dāng)于一個(gè)正常的二輸入端與非門(mén)，輸出L=，稱為正常工作狀態(tài)。

當(dāng)EN=1時(shí)，G輸出為0，即VP=0.3V，這樣一方面使VD1導(dǎo)通，Vc2=1V，V4、VD截止；另一方面使Vb1=1V，V2、V3也截止。這時(shí)從輸出端L看進(jìn)去，對(duì)地和對(duì)電源都相當(dāng)于開(kāi)路，呈現(xiàn)高阻。所以稱這種狀態(tài)為高阻態(tài)。這種EN=0時(shí)為正常工作狀態(tài)的三態(tài)門(mén)稱為低電平有效的三態(tài)門(mén)。如果將圖8-1-27(a)中的非門(mén)G去掉，則使能端EN=1時(shí)為正常工作狀態(tài)，EN=0時(shí)為高阻狀態(tài)，這種三態(tài)門(mén)稱為高電平有效的三態(tài)門(mén)，邏輯符號(hào)如圖8-1-27(c)所示。圖8-1-27三態(tài)輸出門(mén)

(2)三態(tài)門(mén)的應(yīng)用。

三態(tài)門(mén)在計(jì)算機(jī)總線結(jié)構(gòu)中有著廣泛的應(yīng)用。圖8-1-28(a)所示為三態(tài)門(mén)組成的單向總線,可實(shí)現(xiàn)信號(hào)的分時(shí)傳送。

圖8-1-28(b)所示為三態(tài)門(mén)組成的雙向總線。當(dāng)EN為高電平時(shí)，G1正常工作，G2為高阻態(tài)，輸入數(shù)據(jù)DI經(jīng)G1反相后送到總線上；當(dāng)EN為低電平時(shí)，G2正常工作，G1為高阻態(tài)，總線上的數(shù)據(jù)DO經(jīng)G2反相后輸出,這樣就實(shí)現(xiàn)了信號(hào)的分時(shí)雙向傳送。圖8-1-28三態(tài)門(mén)組成的總線

CMOS集成門(mén)電路的其他形式有:OD門(mén)(漏極開(kāi)路門(mén),如40107)、CMOS三態(tài)門(mén)、CMOS傳輸門(mén)和CMOS模擬開(kāi)關(guān)等。本書(shū)對(duì)它們不作詳細(xì)介紹，請(qǐng)同學(xué)們參閱相關(guān)數(shù)字電路手冊(cè),了解其功能和應(yīng)用。測(cè)試工作任務(wù)書(shū)MNL1數(shù)值和碼制

1.十進(jìn)制(Decimal)

十進(jìn)制是我們?nèi)粘Ｉ钪凶畛Ｓ玫挠?jì)數(shù)體制，共用0～9十個(gè)數(shù)碼計(jì)數(shù)，并遵循“逢十進(jìn)一，借一當(dāng)十”的原則。通常將計(jì)數(shù)數(shù)碼的個(gè)數(shù)稱為基數(shù)，因此十進(jìn)制計(jì)數(shù)體制的基數(shù)是10。十進(jìn)制數(shù)的數(shù)碼所在的位置不同，它所表示的值就不同，例如：

1987=1×103+9×102+8×101+7×100

P8M2組合邏輯電路功能測(cè)試上式稱為十進(jìn)制數(shù)的權(quán)展開(kāi)式。103、102、101、100稱為每個(gè)位上的權(quán)或權(quán)值。因此,十進(jìn)制數(shù)N可表示為

(N)10=an-1×10n-1+an-2×10n-2+…+a0×100

+a-1×10-1+…+a-m×10-m

=

ai×10i

式中:a表示各位上的數(shù)碼;n為整數(shù)的位數(shù);m為小數(shù)的位數(shù)。例如：

18.29=1×101+8×100+2×10-1+9×10-2因此，對(duì)于任意的Ｒ進(jìn)制數(shù)N，可以寫(xiě)出其權(quán)展開(kāi)式如下：

(N)R=

ai×Ri

式中:a表示各位上的數(shù)碼;R為基數(shù);n為整數(shù)的位數(shù);m為小數(shù)的位數(shù);Ri為各位上的權(quán)值。

數(shù)字電路中常用的數(shù)制有十進(jìn)制(Decimal)、二進(jìn)制(Binary)、八進(jìn)制(Octadic)和十六進(jìn)制(Hexadecimal)。十進(jìn)制數(shù)可以表示為(N)10或(N)D，其他進(jìn)制的數(shù)依次可以表示為(N)2或(N)D、(N)8或(N)O、(N)16或(N)H。

2.二進(jìn)制(Binary)

二進(jìn)制是在數(shù)字電路中應(yīng)用最廣泛的數(shù)制。它只有0和1兩個(gè)數(shù)碼，基數(shù)是2，各位數(shù)的權(quán)值是2的冪。二進(jìn)制運(yùn)算遵循“逢二進(jìn)一，借一當(dāng)二”的進(jìn)、借位原則。因此,任意一個(gè)二進(jìn)制數(shù)N可以表示為

(N)2=an-1×2n-1+an-2×2n-2+…+a0×20+a-1×2-1+…+a-m×2-m

=

ai×2i

式中:ai只有0、1兩位數(shù)碼;2i為各位的權(quán)值;n為整數(shù)的位數(shù);m為小數(shù)的位數(shù)。例如：

(1011.11)2=1×23+0×22+1×21+1×20+1×2-1+1×2-2

二進(jìn)制數(shù)的運(yùn)算規(guī)則：

加法0+0=10+1=11+0=11+1=10

乘法0×0=00×1=01×0=01×1=1

例8-2

將二進(jìn)制數(shù)1100.01轉(zhuǎn)換為十進(jìn)制數(shù)。

解將二進(jìn)制數(shù)按位權(quán)展開(kāi)，求各位數(shù)值之和，可得：

(1100.01)2=(1×23+1×22+1×2-2)10=(12.25)10

3.八進(jìn)制(Octadic)和十六進(jìn)制(Hexadecimal)

雖然二進(jìn)制在計(jì)算機(jī)中普遍使用，但是由于和十進(jìn)制相比，它表示一個(gè)數(shù)所用的位數(shù)較多，因而在數(shù)字電路中又常用八進(jìn)制和十六進(jìn)制。

八進(jìn)制是用0～7八個(gè)數(shù)碼計(jì)數(shù)的，基數(shù)是8，各位上的權(quán)值是8i，它遵循“逢八進(jìn)一，借一當(dāng)八”的進(jìn)、借位原則。八進(jìn)制數(shù)N的權(quán)展開(kāi)式為

(N)8=

ai×8i同理,十六進(jìn)制的基數(shù)是16，它是用0、1、2、3、4、5、6、7、8、9、A、B、C、D、E、F這十六個(gè)數(shù)字符號(hào)來(lái)表示的。它遵循“逢十六進(jìn)一，借一當(dāng)十六”的進(jìn)、借位原則。十六進(jìn)制數(shù)N的權(quán)展開(kāi)式為

(N)16=

ai×16i

因此，要把一個(gè)非十進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)，只要將權(quán)展開(kāi)式按位相加即可。

例8-3

將一個(gè)八進(jìn)制數(shù)(72.5)8轉(zhuǎn)換為十進(jìn)制數(shù)。

解

(72.5)8=(7×81+2×80+5×8-1)10=(58.625)10

例8-4

將一個(gè)十六進(jìn)制數(shù)(7C.5)16轉(zhuǎn)換為十進(jìn)制數(shù)。

解

(7C.5)16=(7×161+12×160+5×16-1)10=(124.31)10

注：本例中小數(shù)點(diǎn)保留位數(shù)應(yīng)根據(jù)實(shí)際要求而定。一般情況下保留二位小數(shù)。

同一個(gè)十進(jìn)制數(shù)，用二進(jìn)制數(shù)表示時(shí)，位數(shù)較多,書(shū)寫(xiě)和閱讀都很費(fèi)勁，而用八進(jìn)制和十六進(jìn)制就簡(jiǎn)短得多。因此在軟件編程時(shí)，習(xí)慣用十六進(jìn)制或八進(jìn)制。表8-2-1常用進(jìn)制對(duì)照表

4.數(shù)制轉(zhuǎn)換

數(shù)制之間的轉(zhuǎn)換主要分為兩種：十進(jìn)制和非十進(jìn)制之間的轉(zhuǎn)換;2n進(jìn)制之間的轉(zhuǎn)換。

1)十進(jìn)制和非十進(jìn)制之間的轉(zhuǎn)換

(1)非十進(jìn)制轉(zhuǎn)換為十進(jìn)制。

非十進(jìn)制轉(zhuǎn)換為十進(jìn)制，如前所述，只要將其按權(quán)展開(kāi)式展開(kāi)，并將數(shù)值相加即可。如：

(1011.11)2=(1×23+1×21+1×20+1×2-1+1×2-2)10=(11.75)10(67.25)8=(6×81+7×80+2×8-1+5×8-2)10≈(55.34)10

(2C.8)16=(2×161+12×160+8×16-1)10=(44.5)10

(2)十進(jìn)制轉(zhuǎn)換為非十進(jìn)制。

十進(jìn)制轉(zhuǎn)換為非十進(jìn)制分為兩個(gè)部分進(jìn)行，即整數(shù)部分和小數(shù)部分。

①整數(shù)部分轉(zhuǎn)換采用除基取余法。此方法就是用十進(jìn)制數(shù)除以待轉(zhuǎn)換數(shù)制的基數(shù)，第一次所得的余數(shù)為待轉(zhuǎn)換數(shù)制的最低位；把得到的商再除以該基數(shù)，所得余數(shù)為次低位;以此類推直到商為0時(shí)，所得余數(shù)為該數(shù)的最高位。②小數(shù)部分轉(zhuǎn)換采用乘基取整法。此方法就是用待轉(zhuǎn)換的十進(jìn)制數(shù)乘以待轉(zhuǎn)換數(shù)制的基數(shù)，將第一次乘積的整數(shù)部分作為最高位(待轉(zhuǎn)換數(shù)制的小數(shù)部分);再將乘積的小數(shù)部分繼續(xù)乘以該基數(shù)，乘積的整數(shù)部分為次高位;以此類推，直到乘積為0或達(dá)到所要求精度為止。

例如：將十進(jìn)制數(shù)28.25轉(zhuǎn)換為二進(jìn)制數(shù)、八進(jìn)制數(shù)、十六進(jìn)制數(shù)。

首先轉(zhuǎn)換整數(shù)部分：接著轉(zhuǎn)換小數(shù)部分：因此

(28.25)10=(1100.01)2(28.25)10=(34.2)8(28.25)10=(1C.4)10

2)2n

進(jìn)制之間的轉(zhuǎn)換

(1)二進(jìn)制與八進(jìn)制之間的轉(zhuǎn)換。我們知道，可以用一位八進(jìn)制表示3位二進(jìn)制，所以它們之間的轉(zhuǎn)換較為簡(jiǎn)單。如：

(2)二進(jìn)制與十六進(jìn)制之間的轉(zhuǎn)換。同理，一位十六進(jìn)制數(shù)可以表示四位二進(jìn)制數(shù)。它們之間的轉(zhuǎn)換如下：

5.BCD碼

在數(shù)字系統(tǒng)中由0、1組成的二進(jìn)制碼，不僅可以表示數(shù)值的大小，而且可以表示特定的信息。這種具有特定信號(hào)的二進(jìn)制數(shù)碼稱為二進(jìn)制代碼。用四位二進(jìn)制數(shù)碼表示一位十進(jìn)制數(shù)(0～9)，這樣的數(shù)碼稱為二－十進(jìn)制代碼(BinaryCodedDecimal),簡(jiǎn)稱BCD碼。常見(jiàn)的BCD碼有三種，見(jiàn)表8-2-2。表8-2-2常見(jiàn)的BCD碼

BCD碼分為有權(quán)碼和無(wú)權(quán)碼。所謂有權(quán)碼，是指每一位都有固定數(shù)值的碼。8421BCD碼和2421BCD碼是有權(quán)碼，而余3碼是無(wú)權(quán)碼。8421BCD碼是最常用的BCD碼，它從高位到低位固定位置上的權(quán)值依次為：8、4、2、1，屬于恒權(quán)碼。它的書(shū)寫(xiě)格式是：每4位為一組，每組數(shù)碼之間空半格，不能省略每組數(shù)碼中的0。例如：

(23.18)10=(00100011.00011000)8421BCD

2421BCD碼也是恒權(quán)碼,從高位到低位的權(quán)值依次為：2、4、2、1。它的編碼特點(diǎn)是：0和9、1和8、2和7、3和6、4和5互為反碼。

余3碼組成的二進(jìn)制數(shù)正好比它所代表的十進(jìn)制數(shù)大3，所以稱之為余3碼。它的0和9、1和8、2和7、3和6、4和5也互為反碼。余3碼屬于無(wú)權(quán)碼。

6.格雷碼

格雷碼(GreyCode)的特點(diǎn)是：每?jī)山M代碼之間只有一位不同，其余三位均相同。格雷碼是無(wú)權(quán)碼。格雷碼也有很多代碼形式，其中最常用的一種是循環(huán)碼。表8-2-3為4位循環(huán)碼的編碼表。表8-2-34位循環(huán)碼編碼表MNL2邏輯代數(shù)的基本定律和規(guī)則

邏輯代數(shù)有自己的運(yùn)算規(guī)則，前面介紹了“與”、“或”、“非”三種基本運(yùn)算及其規(guī)則，它們是數(shù)字邏輯的基礎(chǔ)。下面介紹邏輯代數(shù)的定律、規(guī)則和公式。

1.邏輯常量運(yùn)算公式

邏輯常量運(yùn)算公式如表8-2-4所示。

2.邏輯常量、變量運(yùn)算公式

邏輯常量、變量運(yùn)算公式如表8-2-5所示。表8-2-4邏輯常量運(yùn)算公式表8-2-5邏輯常量、變量運(yùn)算公式

3.邏輯代數(shù)的基本定律

1)與普通代數(shù)相似的規(guī)律

邏輯代數(shù)的基本定律中與普通代數(shù)相似的規(guī)律如表8-2-6所示。

2)吸收律

吸收律是邏輯函數(shù)化簡(jiǎn)中常用的基本定律，可以利用基本公式推導(dǎo)出來(lái)，如表8-2-7所示。表8-2-6與普通代數(shù)相似的運(yùn)算公式表8-2-7吸收律運(yùn)算公式第④式的推廣：。

3)反演律(摩根定律)

摩根定律有以下兩種形式：

同學(xué)們可以用真值表驗(yàn)證摩根定律的正確性。

4.邏輯代數(shù)的基本規(guī)則

1)代入規(guī)則

代入規(guī)則的基本內(nèi)容是：對(duì)于任何一個(gè)邏輯等式，以某個(gè)邏輯變量或邏輯函數(shù)同時(shí)取代等式兩端任何一個(gè)邏輯變量后，等式依然成立。

用代入規(guī)則證明摩根定律的推廣式:

證明(1)根據(jù)摩根定律得：

根據(jù)代入規(guī)則，將B用B+C代入,則

可推廣為

(2)根據(jù)摩根定律得：

根據(jù)代入規(guī)則，將B用B·C代入,則

可推廣為

2)反演規(guī)則(求)

已知一函數(shù)F，如果將函數(shù)的原變量變?yōu)榉醋兞?，反變量變?yōu)樵兞?；與運(yùn)算變?yōu)榛蜻\(yùn)算，或運(yùn)算變?yōu)榕c運(yùn)算；0變?yōu)?，1變?yōu)?,則所得函數(shù)即為原函數(shù)的反函數(shù)。

例8-5求函數(shù)F=的反函數(shù)。

解

例8-6

求函數(shù)

的反函數(shù)。

解

在應(yīng)用反演規(guī)則求反函數(shù)時(shí)要注意以下兩點(diǎn)：

(1)保持運(yùn)算的優(yōu)先順序不變，必要時(shí)加括號(hào)表明，如例8.5。

(2)變換中，幾個(gè)變量(一個(gè)以上)的公共非號(hào)保持不變，如例8.6。

3)對(duì)偶規(guī)則(求F′)

已知一函數(shù)F，如果將函數(shù)的與運(yùn)算變?yōu)榛蜻\(yùn)算，或運(yùn)算變?yōu)榕c運(yùn)算；0變?yōu)?，1變?yōu)?,則所得函數(shù)為原函數(shù)的對(duì)偶函數(shù)F′。

對(duì)偶規(guī)則的基本內(nèi)容是：如果兩個(gè)邏輯函數(shù)表達(dá)式相等，那么它們的對(duì)偶式也一定相等。

例8-7

求函數(shù)F=的對(duì)偶函數(shù)。

解

例8-8求函數(shù)的對(duì)偶函數(shù)。

解

MNL3邏輯函數(shù)的變換與化簡(jiǎn)

1.邏輯函數(shù)的變換

在實(shí)現(xiàn)函數(shù)的邏輯功能時(shí)，如F=AB+，F(xiàn)=AB+AC，我們常常用到多種類型的門(mén)電路(與門(mén)、或門(mén)、非門(mén)等),但從設(shè)計(jì)的角度來(lái)考慮，最好所選芯片的種類盡量少?？梢酝ㄟ^(guò)邏輯函數(shù)的變換來(lái)解決這個(gè)問(wèn)題。例如：

經(jīng)過(guò)這樣的轉(zhuǎn)換之后，就可以用74LS00與非門(mén)來(lái)實(shí)現(xiàn)以上函數(shù)的邏輯功能了,具體電路圖見(jiàn)圖8-2-1。圖8-2-1邏輯函數(shù)的變換

2.邏輯函數(shù)的化簡(jiǎn)

在實(shí)際電路中,邏輯函數(shù)是由具體的電路來(lái)實(shí)現(xiàn)的。如果邏輯函數(shù)的表達(dá)式比較簡(jiǎn)單，則邏輯電路圖就比較簡(jiǎn)單,這樣可以降低成本、提高電路的可靠性等。

最簡(jiǎn)的標(biāo)準(zhǔn)是：表達(dá)式中所含項(xiàng)數(shù)最少，每一項(xiàng)中變量最少。一般將邏輯函數(shù)化為最簡(jiǎn)的與或表達(dá)式。

通常我們利用邏輯函數(shù)的基本公式、定律及常用公式來(lái)化簡(jiǎn)函數(shù)。

(1)利用公式A+

=1，將兩項(xiàng)合并為一項(xiàng)，并消去一個(gè)變量。例如：

(2)利用公式A+AB=A，消去多余的項(xiàng)。例如：

(3)用公式A+

B=A+B，消去多余的變量。例如：

(4)利用公式A=A(

+B)，為某一項(xiàng)配上其所缺的變量，以便用其他方法進(jìn)行化簡(jiǎn)。例如：

(5)利用公式A+A=A，為某項(xiàng)配上其所能合并的項(xiàng)。例如：MNL4邏輯函數(shù)的表達(dá)式

1.邏輯函數(shù)的一般表達(dá)式

1)“與或”表達(dá)式

函數(shù)表達(dá)式中包含若干個(gè)“與”項(xiàng)，“與”項(xiàng)中每個(gè)變量以原變量或反變量的形式出現(xiàn)，這些“與”項(xiàng)以邏輯“或”的形式連在一起，形成了“與或”表達(dá)式。例如：F=AB+

C+BC。

2)“或與”表達(dá)式

函數(shù)表達(dá)式中包含若干個(gè)“或”項(xiàng)，每個(gè)“或”項(xiàng)可以由1個(gè)或多個(gè)變量組成，每個(gè)變量以原變量或反變量的形式出現(xiàn)，這些“或”項(xiàng)以邏輯“與”的形式連在一起，形成了“或與”表達(dá)式。例如:F=(A+B)(A+C)(B+C)。

3)混合表達(dá)式

通常邏輯函數(shù)還可以表示為“與或”表達(dá)式和“或與”表達(dá)式的混合形式。例如:

F=AB+(B+C)DE。

2.邏輯函數(shù)的標(biāo)準(zhǔn)表達(dá)式

1)最小項(xiàng)表達(dá)式

在最小項(xiàng)表達(dá)式中，邏輯函數(shù)的每一個(gè)“與”項(xiàng)都包含了全部變量，其中每個(gè)變量以原變量或反變量的形式出現(xiàn)，且每個(gè)變量?jī)H出現(xiàn)1次，這種“與”項(xiàng)通常稱為最小項(xiàng)，也可以稱為標(biāo)準(zhǔn)“與”項(xiàng)。一個(gè)邏輯函數(shù)可以用最小項(xiàng)之和的形式來(lái)表示，稱為函數(shù)的標(biāo)準(zhǔn)“與或”表達(dá)式——最小項(xiàng)表達(dá)式。

例如，邏輯函數(shù)中有3個(gè)輸入變量A、B、C，則

ABC就是它的最小項(xiàng)?？梢钥闯觯?個(gè)變量的最小項(xiàng)共有8個(gè)，所以n變量共有2n個(gè)最小項(xiàng)。在函數(shù)的標(biāo)準(zhǔn)表達(dá)式中，既可包含部分最小項(xiàng)，也可包含全部最小項(xiàng)。輸入變量的每一組取值都使一個(gè)對(duì)應(yīng)的最小項(xiàng)的值等于1。例如，在A、B、C這3個(gè)變量的最小項(xiàng)中，當(dāng)A=1，B=1，C=0時(shí)，則AB

=1。如果將ABC的取值110看成一個(gè)二進(jìn)制數(shù)，那么它所表示的十進(jìn)制數(shù)就是6。為了今后使用的方便，將AB這個(gè)最小項(xiàng)記做m6。3個(gè)變量函數(shù)的全部最小項(xiàng)如表8-2-8所示。表8-2-83個(gè)變量函數(shù)的最小項(xiàng)真值表

2)最小項(xiàng)的基本性質(zhì)

以三變量為例來(lái)說(shuō)明最小項(xiàng)的性質(zhì)。列出三變量全部最小項(xiàng)的真值表如表8-2-9所示。表8-2-9三變量全部最小項(xiàng)的真值表從表8-2-9中可以看出,最小項(xiàng)具有以下幾個(gè)特點(diǎn)：

(1)對(duì)于任意一個(gè)最小項(xiàng)，只有一組變量取值使它的值為1，而其余各組變量取值均使它的值為0。

(2)任意兩個(gè)最小項(xiàng)的“與”恒為0。

(3)全部最小項(xiàng)之和(“或”)等于1。

(4)具有邏輯相鄰性的最小項(xiàng)可以合并為一項(xiàng)，并且可以消去一對(duì)變量。

3)邏輯函數(shù)的最小項(xiàng)表達(dá)式

任何一個(gè)邏輯函數(shù)表達(dá)式都可以表示為一組最小項(xiàng)之和，稱為最小項(xiàng)表達(dá)式。函數(shù)F(A,B,C)=ABC+AB

BC是標(biāo)準(zhǔn)“與或”表達(dá)式，而函數(shù)F(A,B,C)=AB+C就不是標(biāo)準(zhǔn)“與或”表達(dá)式(最小項(xiàng)表達(dá)式)。

例8-9

將邏輯函數(shù)F(A,B,C)=AB+

C轉(zhuǎn)換成最小項(xiàng)表達(dá)式。

解該函數(shù)為三變量函數(shù)，而表達(dá)式中每個(gè)與項(xiàng)只含有兩個(gè)變量，不是最小項(xiàng)。要轉(zhuǎn)換為最小項(xiàng)表達(dá)式，就應(yīng)補(bǔ)齊缺少的變量，方法為將各項(xiàng)乘以1，在此處用1=C+和1=B+代入。

為了簡(jiǎn)化，也可用最小項(xiàng)下標(biāo)編號(hào)來(lái)表示最小項(xiàng)，故上式也可寫(xiě)為

F(A,B,C)=∑m(1,3,6,7)

列出上式的真值表如表8-2-10所示。表8-2-10F(A,B,C)=AB+

C的真值表從以上例子可以看出：若已知一個(gè)函數(shù)的真值表，則可以很方便地寫(xiě)出函數(shù)的邏輯表達(dá)式，將所有輸出為1的最小項(xiàng)相或，即為函數(shù)的最小項(xiàng)表達(dá)式。即

4)最大項(xiàng)表達(dá)式

在最大項(xiàng)表達(dá)式中，邏輯函數(shù)的每一個(gè)“或”項(xiàng)都包含了全部變量，其中每個(gè)變量以原變量或反變量的形式出現(xiàn)，且每個(gè)變量?jī)H出現(xiàn)1次。這種“或”項(xiàng)通常稱為最大項(xiàng)，也可以稱為標(biāo)準(zhǔn)“或”項(xiàng)。一個(gè)邏輯函數(shù)可以用最大項(xiàng)之積的形式來(lái)表示，稱為函數(shù)的標(biāo)準(zhǔn)“或與”表達(dá)式——最大項(xiàng)表達(dá)式。

例8-10

已知：F(A,B,C)=(A+B+C)(A+

+C)

(

+B+C)，G(A,B,C)=(A+B)(A+C)(B+C)。試問(wèn)：函數(shù)F和G哪一個(gè)為最大項(xiàng)表達(dá)式?

解函數(shù)F中每一個(gè)“或”項(xiàng)包含了A、B、C3個(gè)變量，而函數(shù)G的表達(dá)式中每個(gè)“或”項(xiàng)中只有2個(gè)變量，故函數(shù)F的表達(dá)式為最大項(xiàng)表達(dá)式，而G為非最大項(xiàng)表達(dá)式。

最大項(xiàng)中輸入變量的每一組取值都使一個(gè)對(duì)應(yīng)的最大項(xiàng)為0。例如，在3個(gè)變量A、B、C的函數(shù)最大項(xiàng)中，當(dāng)A=1,B=1,C=0時(shí)，+C=0。若將使最大項(xiàng)為0的A、B、C取值視為一個(gè)二進(jìn)制數(shù)，并以其對(duì)應(yīng)的十進(jìn)制數(shù)給最大項(xiàng)編號(hào)，則+C可記為M6。表8-2-11列出了3個(gè)變量的函數(shù)的全部最大項(xiàng)。表8-2-113個(gè)變量函數(shù)的所有最大項(xiàng)真值表函數(shù)F(A,B,C)=(A+B+C)(A+

+C)(

+B+C)的表達(dá)式可簡(jiǎn)寫(xiě)為

F(A,B,C)=M0·M2·M4=∏M(0,2,4)

最大項(xiàng)的性質(zhì)：

(1)每個(gè)最大項(xiàng)只對(duì)應(yīng)于1組輸入變量使最大項(xiàng)的值為0；(2)任意兩個(gè)最大項(xiàng)之和為1；

(3)全部最大項(xiàng)之積恒為0。最大項(xiàng)與最小項(xiàng)的關(guān)系：

對(duì)于同一個(gè)函數(shù)，既可以用最小項(xiàng)表示，也可以用最大項(xiàng)表示。

例如：F(A,B,C)=∑m(1,3,6,7),則

F(A,B,C)=m1+m3+m6+m7

根據(jù)最小項(xiàng)的性質(zhì)得：

=m0+m2+m4+m5

于是：

由以上推導(dǎo)可知，同一個(gè)函數(shù)具有如下的性質(zhì)：

(1)既可以表示為最小項(xiàng)表達(dá)式，也可以表示為最大項(xiàng)表達(dá)式。

(2)最大項(xiàng)與最小項(xiàng)之間的關(guān)系為：

同一下標(biāo)的最大項(xiàng)和最小項(xiàng)互為反函數(shù)。如果已知一個(gè)函數(shù)的非標(biāo)準(zhǔn)表達(dá)式，要寫(xiě)出相應(yīng)的最小項(xiàng)表達(dá)式和最大項(xiàng)表達(dá)式，則可通過(guò)公式、定律推導(dǎo)得到，也可通過(guò)真值表得到。

例8-11

寫(xiě)出函數(shù)F(A,B,C)=A+BC的最小項(xiàng)表達(dá)式和最大項(xiàng)表達(dá)式。

解列出真值表如表8-2-12所示。F=∑m(3,4,5,6,7)=∏M(0,1,2)即將輸出為1的最小項(xiàng)相或，將輸出為0的最大項(xiàng)相與。表8-2-12F(A,B,C)=A+BC真值表MNL5卡諾圖化簡(jiǎn)法

卡諾圖是一種變形的真值表，它用2n個(gè)小方格代表n個(gè)變量的全部最小項(xiàng)。

卡諾圖的特點(diǎn)是：將具有邏輯相鄰性的最小項(xiàng)在幾何位置上也相鄰地排列。

1.卡諾圖的表示方法

仔細(xì)觀察圖8-2-2可以發(fā)現(xiàn)，卡諾圖具有很強(qiáng)的相鄰性：圖8-2-2卡諾圖的表示方法

(1)直觀相鄰性：只要小方格在幾何位置上相鄰(不管上下左右)，它代表的最小項(xiàng)在邏輯上一定是相鄰的。

(2)對(duì)邊相鄰性：即與中心軸對(duì)稱的左右兩邊和上下兩邊的小方格也具有相鄰性。

2.卡諾圖的填入

根據(jù)卡諾圖和真值表的對(duì)應(yīng)關(guān)系，可以方便地進(jìn)行卡諾圖的填入。下面分四種情況進(jìn)行說(shuō)明:

3.卡諾圖的化簡(jiǎn)依據(jù)

卡諾圖化簡(jiǎn)的依據(jù)是：相鄰的最小項(xiàng)可以合并為一項(xiàng)并消去一個(gè)發(fā)生變化的變量。由于卡諾圖上幾何位置的相鄰和邏輯上的相鄰是一致的，因此可以很方便地將具有邏輯相鄰性的最小項(xiàng)合并，進(jìn)行化簡(jiǎn)。例如：

4.卡諾圖的化簡(jiǎn)步驟

用卡諾圖化簡(jiǎn)邏輯函數(shù)的步驟如下：

(1)畫(huà)出邏輯函數(shù)的卡諾圖。

(2)合并相鄰的最小項(xiàng)，即根據(jù)下述原則畫(huà)圈。

(3)寫(xiě)出化簡(jiǎn)后的表達(dá)式。每一個(gè)圈寫(xiě)一個(gè)最簡(jiǎn)與項(xiàng)，規(guī)則是：取值為l的變量用原變量表示，取值為0的變量用反變量表示，將這些變量相與,然后將所有與項(xiàng)進(jìn)行邏輯加，即得最簡(jiǎn)與或表達(dá)式。畫(huà)圈的原則如下所述：

(1)盡量畫(huà)大圈，但每個(gè)圈內(nèi)只能含有2n(n=0,1,2,3…)個(gè)相鄰項(xiàng)。特別注意對(duì)邊相鄰性和四角相鄰性。

(2)圈的個(gè)數(shù)盡量少。

(3)卡諾圖中所有取值為1的方格均要被圈過(guò)，即不能漏下取值為1的最小項(xiàng)。

(4)在新畫(huà)的包圍圈中至少要含有1個(gè)未被圈過(guò)的1方格，否則該包圍圈是多余的。

例8-12

化簡(jiǎn)函數(shù)F(A,B,C)=∑m(0,2,4,5,7)。

解

(1)將函數(shù)填入卡諾圖中，如圖8-2-3(a)所示。

(2)依據(jù)畫(huà)圈的四個(gè)原則在卡諾圖上畫(huà)圈，見(jiàn)圖8-2-3(b)、圖8-2-3(c)。

(3)寫(xiě)出化簡(jiǎn)后的表達(dá)式。

根據(jù)圖8-2-3(b)化簡(jiǎn)得到：

根據(jù)圖8-2-3(c)化簡(jiǎn)得到：

比較上面兩式發(fā)現(xiàn)，用卡諾圖化簡(jiǎn)時(shí)，其結(jié)果不一定是唯一的。圖8-2-3例8.12的卡諾圖例8-13

化簡(jiǎn)函數(shù)F(A,B,C,D)=m1+m5+m6+m7+m11+m9

+m13+m15。

解

(1)將函數(shù)填入卡諾圖中，如圖8-2-4(a)所示。

(2)依據(jù)畫(huà)圈的四個(gè)原則在卡諾圖上畫(huà)圈。注意畫(huà)圈時(shí)，所有圈中至少有一個(gè)未被圈過(guò)的1。見(jiàn)圖8-2-4(b)，中間的那個(gè)圈是多余的。

(3)寫(xiě)出化簡(jiǎn)后的表達(dá)式：

圖8-2-4例8.13的卡諾圖

例8-14

化簡(jiǎn)函數(shù)F(A,B,C,D)=∏M(1,3,9,11,13,15)為“與或”表達(dá)式或“或與”表達(dá)式。

解

(1)將函數(shù)填入卡諾圖中，如圖8-2-5(a)所示。圖8-2-5例8.14的卡諾圖

(2)在卡諾圖上畫(huà)圈。當(dāng)要求寫(xiě)出“與或”表達(dá)式時(shí)，依據(jù)上面介紹的四個(gè)原則圈1；當(dāng)要求寫(xiě)出“或與”表達(dá)式時(shí)，仍然依據(jù)上面畫(huà)圈的原則，但是這里卻圈0，這點(diǎn)務(wù)必記住。

(3)寫(xiě)出化簡(jiǎn)后的表達(dá)式。

根據(jù)圖8-2-5(b)寫(xiě)出“與或”表達(dá)式：

根據(jù)圖8-2-5(c)寫(xiě)出“或與”表達(dá)式：

5.具有無(wú)關(guān)項(xiàng)的卡諾圖的化簡(jiǎn)

實(shí)際中經(jīng)常會(huì)遇到這樣的問(wèn)題：在真值表中對(duì)應(yīng)于變量的某些取值組合，函數(shù)值可以是任意的(任意項(xiàng))，或者這些變量取值根本不會(huì)出現(xiàn)(約束項(xiàng))，則稱這樣的變量取值組合所對(duì)應(yīng)的最小項(xiàng)為無(wú)關(guān)項(xiàng)(任意項(xiàng)和約束項(xiàng))，記做“×”、“d”或“

”。在用卡諾圖對(duì)具有無(wú)關(guān)項(xiàng)的函數(shù)進(jìn)行化簡(jiǎn)時(shí)，可以將無(wú)關(guān)項(xiàng)當(dāng)作“0”來(lái)處理，也可以當(dāng)作“1”來(lái)處理。

例8-15

在十字路口有紅、綠、黃三色交通信號(hào)燈，規(guī)定紅燈亮停，綠燈亮行，黃燈亮等一等。試分析車(chē)行與三色信號(hào)燈之間的邏輯關(guān)系。

解設(shè)紅、綠、黃燈分別用A、B、C表示，且燈亮為1，燈滅為0。車(chē)用F表示，車(chē)行F=1，車(chē)停F=0。列出該函數(shù)的真值表如表8-2-13所示。表8-2-13例8.15的真值表圖8-2-6例8.16的卡諾圖從表8-2-13中可以看出，此例中共有五個(gè)無(wú)關(guān)項(xiàng)：

ABC。實(shí)際上它們是約束項(xiàng)，如：紅燈、綠燈、黃燈同時(shí)亮不可能出現(xiàn)，即ABC為111的這種取值組合不可能出現(xiàn)，稱它為無(wú)關(guān)項(xiàng)，其他四組變量取值也是不可能出現(xiàn)的。

例8-16

化簡(jiǎn)函數(shù)F(A,B,C,D)=∑m(1,2,3,8,9)

+∑md(0,4,10,11,12)。

解本例的卡諾圖如圖8-2-6所示，其中的m4、m12當(dāng)作“0”來(lái)處理，而m0、m10、m11當(dāng)作“1”來(lái)處理?；?jiǎn)得：F=。

因此，對(duì)于具有無(wú)關(guān)項(xiàng)的卡諾圖的化簡(jiǎn)，合理利用無(wú)關(guān)項(xiàng)可以使化簡(jiǎn)結(jié)果更為簡(jiǎn)單。測(cè)試工作任務(wù)書(shū)MNL6組合邏輯電路的分析

在前面共測(cè)試了三個(gè)組合邏輯電路的功能，從測(cè)試結(jié)果可以看出,它們分別實(shí)現(xiàn)了一定的邏輯功能。電路共同的特點(diǎn)是：輸出狀態(tài)只與當(dāng)前的輸入狀態(tài)有關(guān)，而與電路原來(lái)的狀態(tài)無(wú)關(guān)。只要輸入狀態(tài)發(fā)生改變，則輸出狀態(tài)也立即改變，這就是組合邏輯電路的特點(diǎn)。圖8-2-8是組合邏輯電路的框圖。圖8-2-8組合邏輯電路的框圖對(duì)于一個(gè)多輸入多輸出的組合邏輯電路，可以用圖8-2-8來(lái)表示。圖中的x0,x1,…,xm為輸入變量，y0,y1,…,yn為輸出變量，輸出與輸入之間的邏輯關(guān)系用一組邏輯函數(shù)來(lái)表示：

y0=f1(x0,x1,…,xm)

y1=f2(x0,x1,…,xm)

yn=fn(x0,x1,…,xm)通過(guò)前面測(cè)試我們了解了電路的邏輯功能，那么是不是每個(gè)電路都要通過(guò)測(cè)試才可知電路的邏輯功能呢？當(dāng)然不是。數(shù)字電路中的學(xué)習(xí)方法實(shí)際分為兩個(gè)部分：一是對(duì)數(shù)字電路進(jìn)行邏輯功能的分析方法，稱為邏輯電路分析；二是對(duì)一定的功能要求用數(shù)字電路實(shí)現(xiàn)的設(shè)計(jì)方法，稱為邏輯電路設(shè)計(jì)。下面我們來(lái)學(xué)習(xí)組合邏輯電路的分析方法，在后面的章節(jié)中會(huì)學(xué)習(xí)到組合邏輯電路的設(shè)計(jì)方法。所謂組合邏輯電路的分析，就是要分析一個(gè)給定的邏輯電路，找出電路輸入和輸出之間的關(guān)系。

通常采用的辦法是從電路的輸入到輸出逐級(jí)寫(xiě)出邏輯函數(shù)式，最后得到表示輸入輸出關(guān)系的邏輯表達(dá)式。其間可用代數(shù)法和卡諾圖對(duì)函數(shù)式進(jìn)行化簡(jiǎn)和變換，以使邏輯關(guān)系簡(jiǎn)單明了。為了使電路的邏輯關(guān)系更加直觀，有時(shí)還要列出真值表。組合邏輯電路的分析步驟如圖8-2-9所示。圖8-2-9組合邏輯電路的分析步驟

例8-17

分析圖8-2-10所示電路的邏輯功能。

解由于圖8-2-10所示電路比較簡(jiǎn)單，我們可以直接寫(xiě)出：

S=AB

Co=

=AB

列出功能真值表如表8-2-17所示。從表中可以看出：這是一個(gè)兩位二進(jìn)制加法電路，也稱為半加器電路，用邏輯符號(hào)表示如圖8-2-11所示。圖8-2-10例8.17電路圖圖8-2-11半加器邏輯符號(hào)表8-2-17例8.17真值表

例8-18

分析圖8-2-12所示電路的邏輯功能。

解

(1)逐級(jí)在門(mén)電路的輸出端標(biāo)出符號(hào)，如圖8-2-12(b)中的F1、F2、F3。

(2)逐級(jí)寫(xiě)出邏輯表達(dá)式：F1=AB；F2=AC；F3=BC；F=F1+F2+F3=AB+AC+BC。

(3)列出功能真值表如表8-2-18所示。圖8-2-12例8.18圖表8-2-18例8.18真值表

(4)判斷邏輯功能。根據(jù)功能真值表可以判斷，本電路為三人表決器電路。在三人中,若有多數(shù)人同意通過(guò)某一決定時(shí)，決定才能生效。

例8-19

分析圖8-2-13所示電路的邏輯功能。圖8-2-13例8-19圖

解

(1)逐級(jí)在門(mén)電路的輸出端標(biāo)出符號(hào)，如圖8-2-13(b)所示。

(2)逐級(jí)寫(xiě)出邏輯表達(dá)式：

所以

(3)列出功能真值表如表8-2-19所示。

(4)判斷邏輯功能。

根據(jù)功能真值表可以看出：本電路是一個(gè)檢測(cè)三位二進(jìn)制數(shù)范圍的電路，當(dāng)二進(jìn)制數(shù)小于等于100時(shí)，輸出F2F1=01；當(dāng)二進(jìn)制數(shù)大于100時(shí)，輸出F2F1=10。表8-2-19例8-19真值表數(shù)字電路的學(xué)習(xí)主要包含兩個(gè)方面：一是運(yùn)用邏輯代數(shù)的基本知識(shí)進(jìn)行邏輯電路分析，二是運(yùn)用邏輯代數(shù)的基本知識(shí)進(jìn)行邏輯電路設(shè)計(jì)。前面我們學(xué)習(xí)了邏輯代數(shù)的基本知識(shí)，并且在P8M2學(xué)習(xí)了組合邏輯電路的分析方法，在本模塊中，將繼續(xù)學(xué)習(xí)組合邏輯電路的設(shè)計(jì)方法。P8M3組合邏輯電路的設(shè)計(jì)MNL1組合邏輯電路的設(shè)計(jì)

組合邏輯電路的設(shè)計(jì)，就是根據(jù)給出的實(shí)際邏輯問(wèn)題求出實(shí)現(xiàn)這一邏輯功能的最簡(jiǎn)電路。所謂“最簡(jiǎn)”,就是電路中器件的個(gè)數(shù)最少，器件的種類最少，并且連線最少。

組合邏輯電路的設(shè)計(jì)步驟如圖8-3-1所示。圖8-3-1組合邏輯電路的設(shè)計(jì)步驟

步驟一：邏輯抽象。

在很多情況下，實(shí)際問(wèn)題都是用一段文字來(lái)表述的事物的因果關(guān)系，這時(shí)就需要通過(guò)邏輯抽象的方法，用邏輯函數(shù)來(lái)描述這一因果關(guān)系。

邏輯抽象的過(guò)程是：

(1)分析事物的因果關(guān)系，找出輸入變量和輸出變量。一般把引起事物結(jié)果的原因作為輸入變量，而把事物的結(jié)果作為輸出變量。

(2)定義變量的狀態(tài)。變量的狀態(tài)分別用“0”和“1”表示。這里的“0”和“1”的具體含義是由設(shè)計(jì)者自行定義的。

(3)根據(jù)給出的邏輯因果關(guān)系，列出功能真值表。

至此，將一個(gè)具體的問(wèn)題邏輯抽象為邏輯函數(shù)的形式，這種邏輯函數(shù)是以真值表的形式給出的。

步驟二：寫(xiě)出邏輯表達(dá)式。根據(jù)真值表寫(xiě)出邏輯表述式。

步驟三：選定器件。根據(jù)邏輯表達(dá)式，選定合適的器件。應(yīng)根據(jù)具體要求和器件的資源情況決定選用哪種器件。步驟四：將邏輯函數(shù)化簡(jiǎn)、變換成適當(dāng)?shù)男问?。在使用小?guī)模集成門(mén)電路進(jìn)行電路設(shè)計(jì)時(shí)，為獲得最簡(jiǎn)單的設(shè)計(jì)結(jié)果，應(yīng)將函數(shù)化簡(jiǎn)成最簡(jiǎn)形式。如果對(duì)所用器件的種類有附加的要求(例如，只允許用單一的與非門(mén)實(shí)現(xiàn))，還應(yīng)將函數(shù)轉(zhuǎn)換為與器件類型相一致的形式(與非－與非形式)。

步驟五：根據(jù)化簡(jiǎn)、變換后的函數(shù)畫(huà)出邏輯電路圖。

步驟六:

驗(yàn)證?？梢酝ㄟ^(guò)EDA軟件(如Multisim)或者搭試具體電路來(lái)進(jìn)行驗(yàn)證?！驹O(shè)計(jì)案例1】

試設(shè)計(jì)一個(gè)監(jiān)視交通信號(hào)燈工作狀態(tài)的邏輯電路。每組信號(hào)燈由紅、黃、綠三盞燈組成，正常情況下，每個(gè)時(shí)刻必須有一盞信號(hào)燈點(diǎn)亮，且只允許一盞信號(hào)燈點(diǎn)亮。當(dāng)出現(xiàn)其他五種點(diǎn)亮狀態(tài)時(shí)，電路發(fā)生故障，且要求發(fā)出故障告警信號(hào),以提醒維護(hù)人員前去維修。

解(1)首先進(jìn)行邏輯抽象。

取紅、黃、綠三盞燈的狀態(tài)為輸入變量，分別用A(紅燈)、B(黃燈)、C(綠燈)表示；當(dāng)燈亮?xí)r，取其邏輯狀態(tài)為“1”,當(dāng)燈滅時(shí)，取其邏輯狀態(tài)為“0”。故障信號(hào)燈為輸出變量，用F表示，燈亮為“1”狀態(tài)，燈滅為“0”狀態(tài)。

根據(jù)題意可列出真值表，如表8-3-1所示。表8-3-1【設(shè)計(jì)案例1】真值表

(2)寫(xiě)出邏輯表達(dá)式。如圖8-3-2所示，根據(jù)卡諾圖化簡(jiǎn)：

(3)選擇器件。選擇小規(guī)模集成門(mén)電路實(shí)現(xiàn)。

(4)可根據(jù)上式的邏輯表達(dá)式畫(huà)出邏輯電路圖，如圖8-3-3所示。

(5)由于電路對(duì)所選器件沒(méi)有特殊要求，因