100以?xún)?nèi)的十進(jìn)制計(jì)數(shù)器EDA課設(shè)

目錄摘要二、任務(wù)要求三、基本原理四、實(shí)現(xiàn)方法五、基本過(guò)程六、分析與結(jié)論七、課程總結(jié)一、摘要電子設(shè)計(jì)自動(dòng)化EDA技術(shù)課的目的在于培養(yǎng)學(xué)生掌握可編程邏輯器件基本的編程方法與開(kāi)發(fā)應(yīng)用技能。在掌握了EDA技術(shù)的基礎(chǔ)知識(shí)、基本操作和QuartusII軟件的基本應(yīng)用與一般流程后，學(xué)習(xí)EDA技術(shù)最有效的方法就是進(jìn)行EDA技術(shù)的綜合應(yīng)用設(shè)計(jì)。本次設(shè)計(jì)闡述了100以?xún)?nèi)的十進(jìn)制計(jì)數(shù)器的設(shè)計(jì)思路、VHDL源程序、管腳設(shè)置、時(shí)序仿真和邏輯綜合結(jié)果及分析。十進(jìn)制計(jì)數(shù)器由BCD碼（二—十進(jìn)制碼）來(lái)設(shè)計(jì)，把一個(gè)數(shù)拆為個(gè)位（低四位）和十位（高四位），首先設(shè)定初值然后計(jì)數(shù)，同時(shí)對(duì)部分二進(jìn)制數(shù)進(jìn)行十進(jìn)制調(diào)整。二、任務(wù)要求首先設(shè)定100以?xún)?nèi)的十進(jìn)制計(jì)數(shù)初值，而后每來(lái)一次脈沖降沿，計(jì)數(shù)值加1，加到99，然后計(jì)數(shù)值回0。三、基本原理十進(jìn)制計(jì)數(shù)器由BCD碼（二—十進(jìn)制碼）來(lái)設(shè)計(jì)，把一個(gè)數(shù)拆為個(gè)位FD（低四位）和十位SD（高四位）。設(shè)定計(jì)數(shù)初值高四位H和低四位L，LD為‘1’時(shí)置數(shù)，否則開(kāi)始計(jì)數(shù)。當(dāng)個(gè)位為9即二進(jìn)制的1001時(shí)且十位非9時(shí)，再來(lái)一次脈沖(CLK為0）計(jì)數(shù)時(shí)，個(gè)位為0即低四位清零，十位加1即高4位加1；十位為9即1001，且個(gè)位非9時(shí)，個(gè)位加1；十位為9且個(gè)位也為9時(shí)，個(gè)位十位全為0即高、低四位都清零。 四、實(shí)現(xiàn)方法1.VHDL源程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK,LD:INSTD_LOGIC;H:INSTD_LOGIC_VECTOR(3DOWNTO0);L:INSTD_LOGIC_VECTOR(3DOWNTO0);FD:BUFFERSTD_LOGIC_VECTOR(3DOWNTO0);SD:BUFFERSTD_LOGIC_VECTOR(3DOWNTO0));ENDENTITYCNT10;ARCHITECTUREARTOFCNT10ISBEGINPROCESS(CLK)ISBEGINIF(CLK'EVENTANDCLK='0')THENIF(LD='1')THENSD<=H;FD<=L;ELSIF(LD='0')THENIF(FD="1001")THENIF(SD="1001")THENFD<="0000";SD<="0000";ELSEFD<="0000";SD<=SD+1;ENDIF;ELSEFD<=FD+1;ENDIF;ENDIF;ENDIF;ENDPROCESS;ENDARCHITECTUREART;生成器件管腳如圖1-1所示圖1-1基本過(guò)程1、打開(kāi)QuartusII6.0軟件，新建工程文件CNT10.qpf，然后新建VHDL文件CNT10.vhd，輸入VHDL源程序，如圖1-2圖1-2編譯輸入成功的VHDL源程序文件，并調(diào)試修改錯(cuò)誤，最終使編譯成功，如圖1-3圖1-33、設(shè)置管腳，使之在空心圓處設(shè)置輸入端口CLK、H(3~0)、L(3~0)、LD以及輸出端口FD(3~0)、SD（3~0），如圖1-4圖1-44、查看生成的器件，新建CNT10.bsf文件，找到project里的CNT10，并雙擊，即可觀察到如圖1-5所示的器件圖1-55、新建.vwf文件，導(dǎo)入輸入、輸出端口，并設(shè)置輸出端口時(shí)鐘信號(hào)CLK的波形以及計(jì)數(shù)初值（例如00100011即23）然后保存文件，如圖1-6圖1-6在圖1-6的界面中，編譯，得到輸出波形如圖1-7、1-8所示，并分析數(shù)據(jù)驗(yàn)證是否符合設(shè)計(jì)要求。圖1-7圖1-8七、分析與結(jié)論如圖1-7中，設(shè)定的初值是00100011即23，然后開(kāi)始計(jì)數(shù)慢慢逐漸加1。從圖中可以看出輸出與輸入并不是同步的，輸出延遲了5微秒左右，個(gè)位FD逐漸由0011變?yōu)?100、0101、0110、0111、1000、1001，此時(shí)十位SD還是0010不變，然后FD突然變?yōu)?000并循環(huán)下去，而此時(shí)十位SD加1變?yōu)?011。從圖1-8中明顯可以看出十位SD的變化，由0010逐漸加1變?yōu)?001，而后又變?yōu)?000，以此不斷循環(huán)下去。在設(shè)計(jì)中，改善延遲時(shí)間可以選用性能更好的芯片。課程總結(jié)EDA技術(shù)是在電子CAD技術(shù)基礎(chǔ)上發(fā)展起來(lái)的計(jì)算機(jī)軟件系統(tǒng)，是以計(jì)算機(jī)為工作平臺(tái)，融合例如應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理以及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動(dòng)設(shè)計(jì)。我們自動(dòng)化專(zhuān)業(yè)跟這門(mén)技術(shù)還是挺有關(guān)聯(lián)的，所以學(xué)校給我們安排做這次課設(shè)，給我們提供了一個(gè)就業(yè)的方向，在此先感謝學(xué)校給我們提供這次學(xué)習(xí)的機(jī)會(huì)。本次設(shè)計(jì)讓我們對(duì)QuartusII軟