《EDA技術(shù)及應(yīng)用》課件1第5章

第5章EDA實驗開發(fā)系統(tǒng)5.1通用EDA實驗開發(fā)系統(tǒng)概述5.2GW48型EDA實驗開發(fā)系統(tǒng)的使用5.1通用EDA實驗開發(fā)系統(tǒng)概述5.1.1EDA實驗開發(fā)系統(tǒng)的基本組成根據(jù)EDA實驗開發(fā)系統(tǒng)的基本功能，其基本組成一般包括：①實驗開發(fā)所需的各類基本信號發(fā)生模塊，如多組時鐘信號、脈沖信號、高低電平信號等；②CPLD/FPGA輸出信號驅(qū)動顯示模塊，包括數(shù)碼管或液晶顯示、發(fā)光管顯示、聲響顯示等；③監(jiān)控程序模塊，如提供“電路重構(gòu)軟配置”的單片機系統(tǒng)等；④目標(biāo)芯片適配座以及CPLD/FPGA目標(biāo)芯片和編程下載電路；⑤其他轉(zhuǎn)換電路系統(tǒng)及各種擴展接口。5.1.2EDA實驗開發(fā)系統(tǒng)的性能指標(biāo)為了滿足EDA實驗和開發(fā)進行硬件驗證或演示需要，作為一個比較好的EDA實驗開發(fā)系統(tǒng)，其基本性能指標(biāo)應(yīng)滿足如下要求：

(1)能提供足夠的實驗開發(fā)所需的各類基本信號發(fā)生模塊，如高頻、中頻、低頻等各個頻段的多組時鐘信號，并且系統(tǒng)的最高工作頻率應(yīng)在50?MHz以上，具有多組正、負脈沖信號，具有10個以上的高、低電平開關(guān)，具有多組BCD編碼開關(guān)等。

(2)能提供足夠的CPLD/FPGA輸出信號驅(qū)動顯示模塊，包括數(shù)碼管或液晶顯示、發(fā)光管顯示、聲響顯示等，對于數(shù)碼管的顯示應(yīng)具有7段直顯、外部譯碼后顯示以及數(shù)據(jù)動態(tài)掃描顯示。(3)主系統(tǒng)應(yīng)用了“多任務(wù)重配置Reconfiguration”技術(shù)，可通過控制按鍵隨意改變系統(tǒng)的硬件連接結(jié)構(gòu)，以滿足不同實驗和開發(fā)設(shè)計的應(yīng)用需要。

(4)系統(tǒng)具有通用編程能力，可通過單一編程線而不需作任何切換就可對3～5家主流公司的FPGA/CPLD進行識別和編程下載。

(5)系統(tǒng)除具有豐富的實驗資源外，還應(yīng)有擴展的A/D、D/A、VGA視頻、PS/2接口、RS232通信、單片機獨立用戶編程下載接口、100?MHz高頻時鐘源等EDA實驗接口。

(6)具有焊接技術(shù)規(guī)范性、主板用料高速高密性、系統(tǒng)承受的上限頻率高、電路抗干擾性強、電磁兼容性良好等。5.1.3通用EDA實驗開發(fā)系統(tǒng)的工作原理作為通用EDA實驗開發(fā)系統(tǒng)，必須滿足幾個基本條件：①能夠使用多個世界主流廠家的CPLD/FPGA的芯片；②具有“電路重構(gòu)軟配置”，能夠利用在系統(tǒng)微處理器對I/O口進行任意定向設(shè)置和控制，從而實現(xiàn)CPLD/FPGA目標(biāo)芯片I/O口與實驗輸入/輸出資源可以以各種不同方式連接來構(gòu)造形式各異的實驗電路的目的；③具有萬能通用插座；④具有通用編程能力。其中“電路重構(gòu)軟配置”和萬能通用插座是關(guān)鍵。

通用EDA實驗開發(fā)系統(tǒng)能滿足使用不同廠家芯片進行各種EDA實驗和開發(fā)的需要，其實現(xiàn)原理為：運用“電路重構(gòu)軟配置”的設(shè)計思想，實現(xiàn)CPLD/FPGA目標(biāo)芯片I/O口與實驗輸入/輸出資源可以各種不同方式連接來構(gòu)造形式各異的實驗電路的目的，而在不同的運行模式下，目標(biāo)芯片I/O口與實驗輸入/輸出資源對應(yīng)的連接關(guān)系則通過實驗電路結(jié)構(gòu)圖來表示。通過使用萬能通用插座而建立不同廠家不同芯片管腳號與通用萬能插座的插座號的對照表，建立變化的I/O資源與特定的芯片管腳編號的聯(lián)系。其實現(xiàn)步驟為：變化的I/O資源→電路結(jié)構(gòu)圖→插座號→管腳對照表→特定的芯片管腳號，其中萬能插座的插座號是二者聯(lián)系的橋梁。5.1.4通用EDA實驗開發(fā)系統(tǒng)的使用方法根據(jù)前述的通用EDA實驗開發(fā)系統(tǒng)的工作原理，我們可得到使用通用EDA實驗開發(fā)系統(tǒng)的基本步驟如下：

(1)根據(jù)所設(shè)計的實體的輸入和輸出要求，從實驗電路結(jié)構(gòu)圖中選擇合適的實驗電路結(jié)構(gòu)圖，并記下對應(yīng)的實驗?zāi)Ｊ健?/p>

(2)根據(jù)所選的實驗電路結(jié)構(gòu)圖、擬采用的實驗或開發(fā)芯片的型號以及系統(tǒng)結(jié)構(gòu)圖信號名與芯片引腳對照表，確定各個輸入和輸出所對應(yīng)的芯片引腳號，并將有關(guān)信息填入芯片引腳的鎖定過程表格中，以供設(shè)計中的有關(guān)步驟使用。

(3)進入EDA設(shè)計中的編程下載步驟時，首先在EDA實驗開發(fā)系統(tǒng)斷電的情況下，將EDA實驗開發(fā)系統(tǒng)的編程下載接口，通過實驗開發(fā)系統(tǒng)提供的編程下載線(比如并行下載接口扁平電纜線、USB下載線)與計算機的有關(guān)接口(比如打印機并行接口、USB接口)連接好，并將有關(guān)選擇開關(guān)置于所要求的位置，然后接通EDA實驗開發(fā)系統(tǒng)的輸入電源，打開EDA實驗開發(fā)系統(tǒng)上的電源開關(guān)，這時即可進行編程下載的有關(guān)操作。

(4)編程下載成功后，首先通過模式選擇鍵將實驗?zāi)Ｊ睫D(zhuǎn)換到前面選定的實驗?zāi)Ｊ?。若輸入和輸出涉及時鐘、聲音、視頻等信號，還應(yīng)將相應(yīng)部分的短路帽或接口部分連接好。之后輸入設(shè)計實體所規(guī)定的各種輸入信號，即可進行相應(yīng)的實驗。5.2GW48型EDA實驗開發(fā)系統(tǒng)的使用

5.2.1GW48型EDA實驗開發(fā)系統(tǒng)介紹

1.系統(tǒng)主要性能及特點

(1)?GW48系統(tǒng)設(shè)有通用的在系統(tǒng)編程下載電路，可對Lattice、Xilinx、Altera、Vantis、Atmel和Cypress等世界六大PLD公司的各種ISP編程下載方式或現(xiàn)場配置的CPLD/FPGA系列器件進行實驗或開發(fā)。其主系統(tǒng)板與目標(biāo)芯片板采用接插式結(jié)構(gòu)，動態(tài)電路結(jié)構(gòu)自動切換工作方式，含可自動切換的12種實驗電路結(jié)構(gòu)模式。

(2)?GW48系統(tǒng)基于“電路重構(gòu)軟配置”的設(shè)計思想，采用了I/O口可任意定向目標(biāo)板的智能化電路結(jié)構(gòu)設(shè)計方案，利用在系統(tǒng)微控制器對I/O口進行任意定向設(shè)置和控制，從而實現(xiàn)了CPLD/FPGA目標(biāo)芯片I/O口與實驗輸入/輸出資源以各種不同方式連接來構(gòu)造形式各異的實驗電路的目的。

(3)?GW48系統(tǒng)除豐富的實驗資源外，還擴展了A/D、D/A、VGA視頻、PS/2接口、RS232通信、單片機獨立用戶系統(tǒng)編程下載接口、48MHz高頻時鐘源及在板數(shù)字頻率計，在其上可完成200多種基于FPGA和CPLD的各類電子設(shè)計和數(shù)字系統(tǒng)設(shè)計實驗與開發(fā)項目，從而能使實驗更接近實際的工程設(shè)計。

2.系統(tǒng)工作原理圖5.1為GW48系列EDA實驗開發(fā)系統(tǒng)的板面結(jié)構(gòu)圖；圖5.2為GW48系統(tǒng)目標(biāo)板插座引腳信號圖；圖5.3為其功能結(jié)構(gòu)模塊圖。圖5.3中所示的各主要功能模塊對應(yīng)于圖5.1的器件位置恰好處于目標(biāo)芯片適配座B2的下方，由一微控制器擔(dān)任。圖5.1

GW48系列EDA實驗開發(fā)系統(tǒng)的板面結(jié)構(gòu)圖圖5.2GW48實驗開發(fā)系統(tǒng)目標(biāo)板插座引腳信號圖圖5.3GW48實驗開發(fā)系統(tǒng)功能結(jié)構(gòu)圖

圖5.3中各模塊的功能分述如下：

(1)?BL1：實驗或開發(fā)所需的各類基本信號發(fā)生模塊。其中包括最多八通道的單次脈沖信號發(fā)生器、高/低電平信號發(fā)生器、BCD碼或8421碼(十六進制)信號發(fā)生器。所有這些信號的發(fā)生主要由BL6主控單元產(chǎn)生，并受控于系統(tǒng)板上的八個控制鍵。

(2)?BL5：CPLD/FPGA輸出信息顯示模塊。其中包括直通非譯碼顯示、BCD碼七段譯碼顯示、8421碼七段譯碼顯示、兩組8位發(fā)光管顯示、十六進制輸入信號顯示指示、聲響信號指示等。同樣，所有這些顯示形式及形式的變換皆由BL6轉(zhuǎn)換和獨立控制。

(3)在BL6的監(jiān)控程序中安排了多達11種形式各異的信息矢量分布，即“電路重構(gòu)軟配置”。由此可見，雖然GW48系統(tǒng)從硬件結(jié)構(gòu)上看，是一個完全固定下來的實驗系統(tǒng)，但其功能結(jié)構(gòu)卻等同于11套接口迥異的實驗系統(tǒng)。

(4)?BL3：此模塊主要是由一目標(biāo)芯片適配座以及上面的CPLD/FPGA目標(biāo)芯片和編程下載電路構(gòu)成。通過更換插有不同型號目標(biāo)器件的目標(biāo)板，就能對多種目標(biāo)芯片進行實驗。

(5)?BL6使GW48系統(tǒng)的應(yīng)用結(jié)構(gòu)靈活多變。實際應(yīng)用中，該模塊自動讀取BL7的選擇信息，以確定信息矢量分布。實驗前，可根據(jù)實驗類型以及所需的CPLD/FPGA目標(biāo)芯片的I/O接口位置，從本系統(tǒng)給出的各種實驗電路結(jié)構(gòu)圖中找到相適應(yīng)的實驗系統(tǒng)功能結(jié)構(gòu)，并將該圖的編號鍵入BL7，系統(tǒng)即進入了所需要的接口和實驗?zāi)Ｊ健?/p>

3.系統(tǒng)主板結(jié)構(gòu)與使用方法如前所述，GW48系統(tǒng)的電路結(jié)構(gòu)是可控的，即可通過控制接口鍵，使之改變連接方式以適應(yīng)不同的實驗需要。因此，從物理結(jié)構(gòu)上看，實驗板的電路結(jié)構(gòu)是固定的，但其內(nèi)部的信息流在控制器的控制下將發(fā)生很大的變化。采用這種“電路重構(gòu)軟配置”設(shè)計方案的目的有三個：適應(yīng)更多的實驗與開發(fā)項目；適應(yīng)更多的PLD公司的器件；適應(yīng)更多的不同封裝的FPGA和CPLD器件。系統(tǒng)板面主要部件及其使用方法的說明如下：

(1)?SWG9/SW9：圖5.3的BL7主要由圖5.1上的SWG9和SW9構(gòu)成。通過它的選擇，能使實驗板產(chǎn)生12種不同的實驗結(jié)構(gòu)。控制方法為：實驗前，根據(jù)某一實驗對FPGA/CPLD目標(biāo)芯片的接口需求，在從本系統(tǒng)給出的各種實驗電路結(jié)構(gòu)圖中選擇一種適用的結(jié)構(gòu)，如選擇了圖5.8，需按動系統(tǒng)板上的SW9鍵，直至數(shù)碼管SWG9顯示“3”，系統(tǒng)即進入了圖5.8所示的實驗電路結(jié)構(gòu)。

(2)?B2：是一塊插于主系統(tǒng)板上的目標(biāo)芯片適配座。對于不同的目標(biāo)芯片將有不同的適配座。可用的目標(biāo)芯片包括目前世界上最大的六家FPGA/CPLD廠商的所有具備ISP下載功能的CPLD和FPGA。目標(biāo)板上的芯片引腳由“I/Ox”或單純輸入引腳表示，其中的x為I/O口的序號，它們又對應(yīng)各自的引腳序號。如ispLSI1032E的“I/O25”對應(yīng)第54引腳，而XCS05的“I/O25”則對應(yīng)第37引腳(見5.2.3節(jié)的表5.3)，其他公司不同的芯片也對應(yīng)不同的引腳數(shù)。但是，GW48系統(tǒng)板上只有一對目標(biāo)板插座(見圖5.2)。如何適應(yīng)不同公司的不同的CPLD/FPGA目標(biāo)芯片呢？方法如圖5.2所示，將系統(tǒng)板上的兩條共78芯的目標(biāo)板插座CON1/CON2與目標(biāo)芯片引腳相連的端口定義為PIOx或CLOCKx，使它們又對應(yīng)于5.2節(jié)的實驗電路結(jié)構(gòu)圖上的PIOx引腳。然后將此目標(biāo)板插座上的信號名與不同的FPGA和CPLD芯片的引腳信號列出對照表(見5.2.3節(jié)的表5.3和表5.4)。例如，對于一塊插有ispLSI1032E的目標(biāo)板，在實驗中，此芯片的I/O57(2號引腳)將與系統(tǒng)板定義的CLOCK9相連，CLOCK9又恰好與系統(tǒng)板右下方(見圖5.1)的高頻組時鐘信號相接。于是，對于不同的適配座上目標(biāo)芯片的引腳號將與主系統(tǒng)板上的適配引腳PIOx和CLOCKx有不同的對應(yīng)關(guān)系。表5.3和表5.4列出了10種芯片對系統(tǒng)板引腳的對應(yīng)關(guān)系，以便在實驗時經(jīng)常查用。

(3)?J3B/J3A：如果僅是作為教學(xué)實驗之用，系統(tǒng)板上的目標(biāo)芯片適配座無需拔下，但如果要進行應(yīng)用系統(tǒng)開發(fā)、產(chǎn)品開發(fā)、電子設(shè)計競賽等開發(fā)實踐活動，在系統(tǒng)板上完成初步仿真設(shè)計后，就有必要將連有目標(biāo)芯片的適配座拔下插在自己的應(yīng)用系統(tǒng)上進行調(diào)試。為了避免由于需要更新設(shè)計程序和編程下載而反復(fù)插/拔目標(biāo)芯片適配座，GW48系統(tǒng)設(shè)置了一對在線編程下載接口座J3A和J3B。圖5.2列出了此接口座的連接信號，此接口插座可適用于不同PLD公司的FPGA/CPLD的配置和編程下載，具體的引腳連接方式可參見表5.1。J3B在目標(biāo)芯片適配座上，J3A在主系統(tǒng)板上。只要用一根系統(tǒng)附帶的通信線就能用自己系統(tǒng)上的目標(biāo)芯片進行在線編程了，從而可直接感受在系統(tǒng)(ISP)或現(xiàn)場可編程(FPGA)的巨大優(yōu)越性。

(4)?J2：為并行通信接口，通過通信線與微機的打印機口相連。EDA軟件的下載控制信號和CPLD/FPGA的目標(biāo)碼將通過J2接口，完成對B2上的目標(biāo)芯片的編程下載。編程電路模塊能自動識別目標(biāo)芯片適配座上不同PLD公司的CPLD/FPGA芯片及其下載方式，并作出相應(yīng)的下載適配操作，這為實驗和系統(tǒng)開發(fā)帶來了極大的方便。此外應(yīng)注意，下載結(jié)束后，一般不必拔下并行口的插頭，目標(biāo)芯片也能正常工作。但在剛開機后，由于PC機的并行口復(fù)位電平與各公司芯片下載電平的不一致，將會影響芯片的工作。

(5)鍵1～8：為實驗信號控制鍵，它的功能及其與主系統(tǒng)的連接方式隨SW9的模式選擇而變，使用中需參考5.2.2節(jié)。

(6)數(shù)碼1～8/D1～D16：前者是LED數(shù)碼顯示器，后者是發(fā)光管，它們的顯示方式和連線形式也與SW9的輸入碼有關(guān)，使用中也需參考5.2.2節(jié)。

(7)?JP1A/JP1B/JP1C：為時鐘頻率選擇模塊。通過短路帽的不同接插方式，使目標(biāo)芯片獲得不同的時鐘頻率信號。對于JP1C，同時只能插一個短路帽，以便選擇輸向CLOCK0的一種頻率。由于CLOCK0可選的頻率比較多，因此比較適合于目標(biāo)芯片對信號頻率或周期測量等設(shè)計項目的信號輸入端。JP1B分三個頻率源組，即如系統(tǒng)板所示的高頻組、中頻組和低頻組，它們分別對應(yīng)三組時鐘輸入端。例如，將三個短路帽分別插于JP1B座的2Hz、1024Hz和12MHz，而另三個短路帽分別插于JP1A座的CLOCK4、CLOCK7和CLOCK8，這時輸向目標(biāo)芯片的三個引腳CLOCK4、?CLOCK7和CLOCK8分別獲得上述三個信號頻率。需要特別注意的是，每一組頻率源及其對應(yīng)時鐘輸入端分別只能插一個短路帽。也就是說，通過JP1A、JP1B的組合頻率選擇，最多只能提供三個時鐘頻率。

(8)?目標(biāo)芯片的聲訊輸出S1：可以通過在JP1B最上端是否插短路帽來選擇是否將揚聲器接到目標(biāo)芯片的SPEAKER口(見圖5.2)上，即PIO50。如對于ispLSI1032，此口對應(yīng)其I/O50(PIN5)，對于FLEX10K，對應(yīng)CLRn(PIN3)。

(9)?J7：為PS/2接口。通過此接口，可以將PC機的鍵盤或鼠標(biāo)與GW48系統(tǒng)的目標(biāo)芯片相連，從而完成PS/2通信與控制方面的接口實驗。

(10)?J6：為VGA視頻接口。通過它可完成目標(biāo)芯片對VGA顯示器的控制，如使目標(biāo)芯片向VGA顯示器輸出一個標(biāo)準的VGA顯示信號，連接方式參見“實驗電路結(jié)構(gòu)圖NO.2”(見圖5.7)。

(11)?EU3：單片機接口電路，它與目標(biāo)板的連接方式也已標(biāo)于主系統(tǒng)板上。

(12)?J8/B4：J8為RS-232串行通信接口，B4是其接口電路，此接口電路是為單片機與PC機通信準備的。

(13)?EU2/AOUT/JP2：EU2為D/A轉(zhuǎn)換接口電路。利用此電路模塊，可以完成目標(biāo)板芯片與D/A轉(zhuǎn)換器的接口實驗或相應(yīng)的開發(fā)。

(14)?ADC0809/AIN0/AIN1：外界模擬信號可以分別通過系統(tǒng)板左下側(cè)的兩個輸入端AIN0和AIN1進入A/D轉(zhuǎn)換器ADC0809的輸入通道IN0和IN1，ADC0809與目標(biāo)芯片直接相連。通過適當(dāng)設(shè)計，目標(biāo)芯片可以完成對ADC0809的工作方式確定、輸入端口選擇、數(shù)據(jù)采集與處理等所有控制工作，并可通過系統(tǒng)板提供的譯碼顯示電路，將測得的結(jié)果顯示出來。

(15)?JP2(左下角座)：JP2的接口方式是：D0～D7→PIO16～PIO23，Addr.PIO32→A25，PIO33→ALE(22)，PIO34→START(6)。若將插座JP2的“A/D使能”短路、“A/D禁止”開路，則有PIO35→ENABLE(9)；若將“A/D使能”開路、“A/D禁止”短路，則使0→ENABLE(9)，表示禁止0809的工作，使它的所有輸出端為高阻態(tài)；若將插座JP2的“轉(zhuǎn)換結(jié)束”短路，則使PIO36→EOC(7)，由此可使目標(biāo)芯片對ADC0809的轉(zhuǎn)換狀態(tài)進行測控。

(16)?VR1/AIN1：VR1為電位器，通過它可以產(chǎn)生0～+5V幅度可調(diào)的電壓，其輸入口是0809的IN1(與外接口AIN1相連，但當(dāng)AIN1插入外輸入插頭時，VR1將與IN1自動斷開)。若利用VR1產(chǎn)生被測電壓，則需使0809的25腳置高電平，即選擇IN1通道。

(17)?AD574A：就一般的工業(yè)應(yīng)用來說，AD574A屬高速高精度A/D器件，應(yīng)用十分廣泛。GW48-C附有一個AD574A插座。主板上已接成雙極性輸入方式，信號輸入口是AIN0。AD574A內(nèi)置有10V精密參考電壓源，輸入采樣電壓范圍是?–10～+10V，精度12位，最高位是符號位，轉(zhuǎn)換速度20μs(AD574)或10μs(AD1674)。接線方式如表5.2所示。

使用時，需將系統(tǒng)板上的兩個3針座J10短路帽靠右插，J11短路帽靠左插，以使PIO33與STATUS(PIN28)及AD574的CE(PIN6)與VCC相接。注意：用AD574時要接?–12V電壓；不用AD574時應(yīng)將J10、J11的短路帽還原。使用前需參閱有關(guān)AD574的工作時序和引腳信號功能方面的資料。

(18)?AIN0的特殊用法：系統(tǒng)板上設(shè)置了一個比較器電路，主要由LM311組成。若與D/A電路相結(jié)合，可以將目標(biāo)器件設(shè)計成逐次比較型A/D變換器的控制器件。

(19)?SW10：系統(tǒng)復(fù)位鍵。此鍵是系統(tǒng)板上負責(zé)監(jiān)控的微處理器的復(fù)位控制鍵，同時也與接口單片機AT89C2051的復(fù)位端相連。因此，可兼作單片機的復(fù)位鍵。

(20)?J4：48/50MHz高頻時鐘源。為了充分利用FPGA和CPLD的高速特性，可以用一根線將J4處的“高頻時鐘源”插座的一端與“時鐘頻率選擇”插座JP1A左排的一端相連，但要拔去相應(yīng)的短路帽。

(21)?CON1/CON2：目標(biāo)芯片適配座B2的插座，在目標(biāo)板的下方。兩條插座的78個插座的連接信號如圖5.2所示，此圖為用戶對實驗開發(fā)系統(tǒng)作二次開發(fā)提供條件。5.2.2GW48實驗電路結(jié)構(gòu)圖

1.實驗電路信號資源符號圖說明下面結(jié)合圖5.4，對實驗電路結(jié)構(gòu)圖中出現(xiàn)的信號資源符號功能做出一些說明。

(1)圖5.4?(a)是十六進制七段全譯碼器，它有7位輸出，分別接七段數(shù)碼管的七個顯示輸入端：a、b、c、d、e、f和g。它的輸入端為D、C、B、A，其中，D為最高位，A為最低位。例如，若所標(biāo)輸入的口線為PIO19～PIO16，表示PIO19接D，PIO18接C，PIO17接B，PIO16接A。

(2)圖5.4?(b)是高低電平發(fā)生器，每按鍵一次，輸出電平由高到低或由低到高變化一次，且輸出為高電平時，所按鍵對應(yīng)的發(fā)光管變亮，反之不亮。

(3)圖5.4?(c)是十六進制碼(8421碼)發(fā)生器，由對應(yīng)的鍵控制輸出4位二進制構(gòu)成的1位十六進制碼，數(shù)的范圍是0000～1111，即H0～HF。每按鍵一次，輸出遞增1，輸出進入目標(biāo)芯片的4位二進制數(shù)將顯示在該鍵對應(yīng)的數(shù)碼管上。

(4)直接與七段數(shù)碼管相連的連接方式的設(shè)置是為了便于對七段顯示譯碼器的設(shè)計學(xué)習(xí)。以圖5.7為例，圖中所標(biāo)PIO46～PIO40接g、f、e、d、c、b、a，表示PIO46～PIO40分別與數(shù)碼管的七段輸入g、f、e、d、c、b、a相接。

(5)圖5.4?(d)是單次脈沖發(fā)生器，每按一次鍵，輸出一個脈沖，與此鍵對應(yīng)的發(fā)光管也會閃亮一次，時間為20ms。

(6)實驗電路結(jié)構(gòu)圖NO.5、NO.5A、NO.5B、NO.5C是同一種電路結(jié)構(gòu)，只不過是為了清晰起見，將不同的接口方式分別畫出而已。由此可見，它們的接線有一些是重合的，因此只能分別進行實驗，而實驗電路結(jié)構(gòu)圖模式都選5。

(7)圖5.4(e)是琴鍵式信號發(fā)生器，當(dāng)按下鍵時，輸出為高電平，對應(yīng)的發(fā)光管發(fā)亮；當(dāng)松開鍵時，輸出為低電平。此鍵的功能可用于手動控制脈沖的寬度。圖5.4實驗電路信號資源符號圖

2.各實驗電路結(jié)構(gòu)特點與適用范圍簡述

(1)結(jié)構(gòu)圖NO.0(圖5.5)：目標(biāo)芯片的PIO16～PIO47共八組4位二進制碼輸出，經(jīng)譯碼器可顯示于實驗系統(tǒng)上的八個數(shù)碼管。鍵1和鍵2可分別輸出兩個4位二進制碼。一方面，這4位碼輸入目標(biāo)芯片的PIO11～PIO8和PIO15～PIO12；另一方面，可以觀察發(fā)光管D1～D8來了解輸入的數(shù)值。例如，當(dāng)鍵1控制輸入PIO11～PIO8的數(shù)為HA時，發(fā)光管D4和D2亮，D3和D1滅。電路的鍵8至鍵3分別控制一個高/低電平信號發(fā)生器向目標(biāo)芯片的PIO7～PIO2輸入高電平或低電平。揚聲器接在SPEAKER上，具體接在哪一引腳要看目標(biāo)芯片的類型，這需要查閱5.2.3節(jié)。例如，目標(biāo)芯片為FLEX10K10，則揚聲器接在3引腳上。目標(biāo)芯片的時鐘輸入未在圖上標(biāo)出，也需查閱5.3節(jié)。例如，目標(biāo)芯片為XC95108，則輸入此芯片的時鐘信號有CLOCK0～CLOCK10共11個可選的輸入端，對應(yīng)引腳為65～80。具體的信號輸入方法，可參閱5.2.1節(jié)。此電路可用于設(shè)計頻率計、周期計和計數(shù)器等。圖5.5實驗電路結(jié)構(gòu)圖NO.0

(2)結(jié)構(gòu)圖NO.1(圖5.6)：適用于作加法器、減法器、比較器或乘法器。如欲設(shè)計加法器，可利用鍵4和鍵3輸入8位加數(shù)，鍵2和鍵1輸入8位被加數(shù)，輸入的加數(shù)和被加數(shù)將顯示于鍵對應(yīng)的數(shù)碼管4～數(shù)碼管1，相加的和顯示于數(shù)碼管6和數(shù)碼管5?？闪铈I8控制此加法器的最低位進位。圖5.6實驗電路結(jié)構(gòu)圖NO.1

(3)結(jié)構(gòu)圖NO.2(圖5.7)：可用于VGA視頻接口邏輯設(shè)計，或使用數(shù)碼管8至數(shù)碼管5作七段顯示譯碼方面的實驗。圖5.7實驗電路結(jié)構(gòu)圖NO.2

(4)結(jié)構(gòu)圖NO.3(圖5.8)：特點是有8個琴鍵式鍵控發(fā)生器，可用于設(shè)計八音琴等電路系統(tǒng)。圖5.8實驗電路結(jié)構(gòu)圖NO.3

(5)結(jié)構(gòu)圖NO.4(圖5.9)：適合于設(shè)計移位寄存器、環(huán)形計數(shù)器等。電路特點是：當(dāng)在所設(shè)計的邏輯中有串行二進制數(shù)從PIO10輸出時，若利用鍵7作為串行輸出時鐘信號，則PIO10的串行輸出數(shù)碼可以在發(fā)光管D8～D1上逐位顯示出來，這能很直觀地看到串出的數(shù)值。圖5.9實驗電路結(jié)構(gòu)圖NO.4(6)結(jié)構(gòu)圖NO.5(圖5.10)：特點是有三個單次脈沖發(fā)生器。圖5.10實驗電路結(jié)構(gòu)圖NO.5

(7)結(jié)構(gòu)圖NO.6(圖5.11)：此電路與圖5.7相似，但增加了兩個4位二進制發(fā)生器，數(shù)值分別輸入目標(biāo)芯片的PIO7～PIO4和PIO3～PIO0。例如，當(dāng)按鍵2時，輸入PIO7～PIO4的數(shù)值將顯示于對應(yīng)的數(shù)碼管2上，以便了解輸入的數(shù)值。圖5.11實驗電路結(jié)構(gòu)圖NO.6

(8)結(jié)構(gòu)圖NO.7(圖5.12)：此電路適合于設(shè)計時鐘、定時器、秒表等?？衫面I8和鍵5分別控制時鐘的清零和設(shè)置時間的使能；利用鍵7、鍵4和鍵1進行時、分、秒的設(shè)置。圖5.12實驗電路結(jié)構(gòu)圖NO.7

(9)結(jié)構(gòu)圖NO.8(圖5.13)：?此電路適用于并進/串出或串進/并出等工作方式的寄存器、序列檢測器、密碼鎖等邏輯設(shè)計。它的特點是利用鍵2、鍵1能序置8位二進制數(shù)，而鍵6能發(fā)出串行輸入脈沖。每按鍵一次，即發(fā)出一個單脈沖，則此8位序置數(shù)的高位在前，向PIO10串行輸入一位，同時能從D8～D1的發(fā)光管上看到串行左移的數(shù)據(jù)，十分形象直觀。圖5.13實驗電路結(jié)構(gòu)圖NO.8

(10)結(jié)構(gòu)圖NO.9(圖5.14)：若欲驗證交通燈控制等類似的邏輯電路，可選此電路結(jié)構(gòu)。

(11)結(jié)構(gòu)圖NO.5A(圖略)：此電路即為NO.5電路，可用于完成A/D轉(zhuǎn)換方面的實驗。

(12)結(jié)構(gòu)圖NO.5B(圖略)：此電路可用于單片機接口邏輯方面的設(shè)計和PS/2鍵盤接口方面的邏輯設(shè)計(平時不要把單片機接上，以防口線沖突)。

(13)結(jié)構(gòu)圖NO.5C(圖略)：可用于D/A轉(zhuǎn)換接口實驗和比較器LM311的控制實驗。

(14)當(dāng)系統(tǒng)上的“模式指示”數(shù)碼管顯示“A”時，系統(tǒng)將變成一臺頻率計，數(shù)碼管8將顯示“F”，數(shù)碼管6至數(shù)碼管1顯示頻率值，最低位單位是Hz。

(15)結(jié)構(gòu)圖NO.B(圖略)：此電路適用于8位譯碼掃描顯示電路方面的實驗。圖5.14實驗電路結(jié)構(gòu)圖NO.95.2.3GW48系統(tǒng)結(jié)構(gòu)圖信號名與芯片引腳對照表

GW48系統(tǒng)結(jié)構(gòu)圖信號名與芯片引腳的關(guān)系如表5.3和表5.4所示。其中，表中的“結(jié)構(gòu)圖上的信號名”是指實驗開發(fā)系統(tǒng)板上插座的序號；“引腳號”是指芯片的管腳序號；“引腳名稱”是指芯片的可用資源序號。5.2.4GW48型EDA實驗開發(fā)系統(tǒng)使用實例為了加深對GW48型EDA實驗開發(fā)系統(tǒng)的使用基本步驟的理解，下面特給出兩個使用實例。

【例5.1】用VHDL設(shè)計一個計數(shù)范圍為0～9999的4位十進制計數(shù)器電路CNT9999，并使用GW48型EDA實驗開發(fā)系統(tǒng)進行硬件驗證。

1)系統(tǒng)原理框圖為了簡化設(shè)計并便于顯示，本計數(shù)器電路CNT9999的設(shè)計分為兩個層次，其中底層電路包括四個十進制計數(shù)器模塊CNT10，再由這四個模塊按照圖5.15所示的原理圖構(gòu)成頂層電路CNT9999。圖5.15CNT9999電路原理圖

2)有關(guān)VHDL程序計數(shù)器CNT9999的底層和頂層電路均采用VHDL文本輸入，有關(guān)VHDL程序見4.2節(jié)。

3)硬件邏輯驗證操作

(1)根據(jù)圖5.15所示的CNT9999電路原理圖，本設(shè)計實體的輸入有時鐘信號CLK、清零信號CLR和計數(shù)使能信號ENA，輸出為DOUT[15..0]，據(jù)此可選擇實驗電路結(jié)構(gòu)圖NO.0，對應(yīng)的實驗?zāi)Ｊ綖?。

(2)根據(jù)圖5.5所示的實驗電路結(jié)構(gòu)圖NO.0和圖5.16確定引腳的鎖定。若選用ispLSI1032E-PLCC84，或EPM7128S-PL84，或XCS05/XCS10-PLCC84芯片，則其引腳鎖定過程如表5.5所示，其中CLK接CLOCK2，CLR接鍵3，ENA接鍵4，計數(shù)結(jié)果DOUT[3..0]、DOUT[7..4]、DOUT[11..8]、DOUT[15..12]經(jīng)外部譯碼器譯碼后，分別在數(shù)碼管1、數(shù)碼管2、數(shù)碼管3、數(shù)碼管4上顯示。

(3)進入EDA設(shè)計中的編程下載步驟時，首先在EDA實驗開發(fā)系統(tǒng)斷電的情況下,將EDA實驗開發(fā)系統(tǒng)的編程下載接口通過實驗開發(fā)系統(tǒng)提供的編程下載線(比如并行下載接口扁平電纜線、USB下載線)與計算機的有關(guān)接口(比如打印機并行接口、USB接口)連接好，并將有關(guān)選擇開關(guān)置于所要求的位置，然后接通EDA實驗開發(fā)系統(tǒng)的輸入電源，打開EDA實驗開發(fā)系統(tǒng)上的電源開關(guān)，這時即可進行編程下載的有關(guān)操作。

(4)編程下載成功后，首先通過模式選擇鍵(SW9)將實驗?zāi)Ｊ睫D(zhuǎn)換到實驗?zāi)Ｊ?，并將輸入時鐘信號CL