D鎖存器與D觸發(fā)器亞穩(wěn)態(tài)的分析,結(jié)合定時(shí)參數(shù)-寫的極好

1、這篇文章感覺(jué)寫的相當(dāng)好1、簡(jiǎn)介這篇文章是我對(duì)電子設(shè)計(jì)中，亞穩(wěn)態(tài)問(wèn)題的一種分析和總結(jié)。文章通過(guò)對(duì)數(shù)字電路中器件的工作機(jī)制的介紹，引出亞穩(wěn)態(tài)問(wèn)題的發(fā)生機(jī)制。并通過(guò)對(duì)亞穩(wěn)態(tài)問(wèn)題發(fā)生機(jī) 制的探討，用以得到一種能夠清楚地，有的放矢地解決亞穩(wěn)態(tài)問(wèn)題的能力。而這種能力，將會(huì)成為你作為一個(gè)工程師的價(jià)值所在。希望通過(guò)這個(gè)探討，可以使你設(shè)計(jì) 出屬于自己的預(yù)防亞穩(wěn)態(tài)的方法。對(duì)于常用的預(yù)防亞穩(wěn)態(tài)的方法，由于網(wǎng)上已經(jīng)有大量介紹，并且涉及到具體問(wèn)題的分析，這里將不做重點(diǎn)介紹。2、CMOS中的信息保存Fig. 1. MOS管的電容模型當(dāng)一個(gè)MOS工藝晶體管被制造之后，在不同極之間，因?yàn)榻殡娢镔|(zhì)的存在，會(huì)形成電容。當(dāng)晶體管工

2、作時(shí)，這些電容會(huì)被充/放電。當(dāng)充放電回路上的R，C有不同取值的時(shí)候，回路的時(shí)間常數(shù)（由RC表示）會(huì)不同。在數(shù)字電路中，最簡(jiǎn)單的結(jié)構(gòu)是反向器（inverter）。在CMOS工藝中，它由一個(gè)NMOS加一個(gè)PMOS組成。Fig. 2. 反向器對(duì)于這個(gè)反向器，可以簡(jiǎn)化成由工作電阻Ron，結(jié)點(diǎn)電容CL組成的充放電電路。Fig. 3. 反向器充放電模型當(dāng)Inverter輸入為0時(shí)，PMOS導(dǎo)通，對(duì)CL充電，時(shí)間由Rp*CL決定當(dāng)Inverter輸入為1時(shí)，NMOS導(dǎo)通，對(duì)CL放電，時(shí)間由Rn*CL決定其中CL由P/NMOS的漏極結(jié)點(diǎn)上所有相關(guān)的電容組成，這是一種近似的計(jì)算方法(將分布的電容進(jìn)行集總)。CL

3、=Cdb+Cgd(Miller效應(yīng))+Cwire+Cg_fanout從這里我們得到1，任何信號(hào)都需要時(shí)間才能從輸入端口傳遞到輸出端口。2，對(duì)CL的充放電影響系統(tǒng)的動(dòng)態(tài)(翻轉(zhuǎn))功耗，如果想降低功耗，可以對(duì)不使用的信號(hào)添加使能。3，由于Rp != Rn，所以Rp*CL != Rn*CL，所以rising time != falling time對(duì)于分析亞穩(wěn)態(tài)的問(wèn)題，只需要記住第一條，任何信號(hào)從輸入端口傳遞到輸出端口都需要一定的時(shí)間。對(duì)于任何其他門電路，分析過(guò)程都一樣。3、SETUP/HOLD 時(shí)間的意義S/H時(shí)間是時(shí)序器件的屬性。下面我們來(lái)說(shuō)一下，這兩個(gè)時(shí)間是如何產(chǎn)生的。任何器件“原則”上都是電平

4、有效的，邊沿觸發(fā)的器件是一種“把戲”。首先我們看一下D鎖存器。Fig. 4. D鎖存器真值表：E  D  Q0  x  PreQ1  0  01  1  1時(shí)序表示（局部）Fig. 5. D鎖存器時(shí)序圖當(dāng)E維持在高電平的時(shí)候，D端在某一時(shí)刻，輸入一個(gè)值D0。這個(gè)值從D端與非門進(jìn)入，在器件內(nèi)會(huì)有一個(gè)延遲，再加上反饋回與非門一個(gè)輸入端的信號(hào)與另一個(gè)輸入端的信號(hào)可能存在不一致，使得在整個(gè)D鎖存器的建立過(guò)程中，Q端輸出的電壓會(huì)存在一個(gè)“不穩(wěn)定階段”，我們可以把它叫做Setup time，這個(gè)不穩(wěn)定階段的“長(zhǎng)度”與上一節(jié)提到

5、的器件傳輸時(shí)延，和D端輸入電平，Q端初始電平有關(guān)（假設(shè)E端電平始終不變）。注意，這個(gè)時(shí)間段的起始位置在D開(kāi)始有效的那一點(diǎn)上。因?yàn)镈輸入后，還要經(jīng)過(guò)一個(gè)時(shí)間段，Q端才開(kāi)始“震蕩”。在時(shí)序電路中，我們經(jīng)常用到的D觸發(fā)器，就是通過(guò)諸如D鎖存器一樣的電平器件所組成的。這里我們提供一個(gè)典型的由D鎖存器所組成的上升沿有效的D觸發(fā)器模型。Fig. 7. 上升沿有效的D觸發(fā)器（DFF）在D鎖存器時(shí)序的基礎(chǔ)上，分析一下D觸發(fā)器的時(shí)序（局部）Fig. 8. 上升沿有效的D觸發(fā)器的時(shí)序圖Fig. 8 中的2/E1，4/D1，5/Q1/D2與D鎖存器中的時(shí)序一模一樣。從時(shí)鐘端口1上升沿開(kāi)始，到窗口時(shí)間前面那一點(diǎn)結(jié)束，

6、這段時(shí)間就是DFF的setup time。從時(shí)鐘端口1上升沿開(kāi)始，到窗口時(shí)間后面的那一點(diǎn)結(jié)束，這段時(shí)間就是DFF的hold time。從時(shí)鐘端口1上升沿開(kāi)始，到輸出點(diǎn)Q穩(wěn)定結(jié)束，這段時(shí)間就是DFF的clock to output時(shí)間，可用Tcko，Tco表示。通常來(lái)講，對(duì)于一個(gè)高速器件，這個(gè)時(shí)間窗口都會(huì)非常小。現(xiàn)在我們把時(shí)間窗口縮到正常比例，并略去DFF內(nèi)部時(shí)序，只關(guān)注D，Q，CLK，我們會(huì)得到下面這個(gè)圖。Fig. 9. 在時(shí)序仿真中，可能出現(xiàn)的實(shí)際時(shí)序圖到這里，我們說(shuō)一下“負(fù)hold time”。如果在純時(shí)序器件前端加上一些組合邏輯，從而組合成一個(gè)有一定功能的時(shí)序器件。那么因?yàn)榍懊孢@個(gè)組合邏

7、輯會(huì)占用一部分傳輸時(shí)間，因此從這個(gè)不純的時(shí)序器件上看，采樣窗口就會(huì)相對(duì)時(shí)鐘上升沿提前，當(dāng)采樣窗口的尾部可以提前到時(shí)鐘上升沿之前的時(shí)候，就會(huì)出現(xiàn)負(fù)hold time（setup time永遠(yuǎn)在上升沿前面，永遠(yuǎn)是正的）。這說(shuō)明：“不純的時(shí)序器件內(nèi)部的組合邏輯的傳輸時(shí)間”大于“純時(shí)序器件原來(lái)的hold time的絕對(duì)值”。從這里，我們可以得到，（粉色的是key，但是不太理解）1，主從結(jié)構(gòu)的時(shí)序器件的S/H 時(shí)間和其內(nèi)部第一級(jí)鎖存結(jié)構(gòu)的setup time，以及其可能含有的Inverter的傳輸時(shí)間有關(guān)。2，主從結(jié)構(gòu)的時(shí)序期間的CKO時(shí)間和其內(nèi)部第二級(jí)鎖存結(jié)構(gòu)的setup time，以及其可能含有的I

8、nverter的傳輸時(shí)間有關(guān)。3，主從結(jié)構(gòu)的時(shí)序器件的第一級(jí)鎖存結(jié)構(gòu)的setup time是影響其采樣窗口的主要因素。數(shù)據(jù)在這個(gè)采樣窗口被捕獲進(jìn)觸發(fā)器。4，任何在采樣窗口時(shí)間內(nèi)的電平異常，都可能引起采樣異常，這就是導(dǎo)致亞穩(wěn)態(tài)的最根本原因。4、亞穩(wěn)態(tài)的產(chǎn)生如果說(shuō)實(shí)際電路中的信號(hào)曲線像成年人一樣復(fù)雜，那么時(shí)序仿真中的曲線就像小學(xué)生一樣簡(jiǎn)單，而邏輯仿真中的曲線簡(jiǎn)直就像嬰兒一樣可愛(ài)。 然而優(yōu)秀的工程師的過(guò)人之處就是知道“什么時(shí)候”“該用什么樣的方法”去化簡(jiǎn)并分析問(wèn)題。 下面我們?cè)O(shè)想一下，在窗口時(shí)間內(nèi)，如果輸入電平一直是不穩(wěn)定的，會(huì)發(fā)生什么事？Fig. 10. 不同初始電平導(dǎo)致不同決斷時(shí)間如F

9、ig. 10，假設(shè)當(dāng)DFF第一級(jí)的E關(guān)斷時(shí)，D點(diǎn)的不同輸入電平會(huì)“定格”在那個(gè)值上（具體真實(shí)情況，需要查看第一級(jí)器件內(nèi)部結(jié)構(gòu)），這個(gè)初始值會(huì)影響第一級(jí)鎖存器的setup time，或者說(shuō)決斷時(shí)間。因?yàn)槿绻@個(gè)初始值恰好在中間電平，那么第一層與非門的輸出端就會(huì)經(jīng)過(guò)一個(gè)較長(zhǎng)時(shí)間才能達(dá)到應(yīng)有的電平高度，再加上互相反饋輸入的聯(lián)合影響，最后整個(gè)鎖存器的setup time都會(huì)被拉長(zhǎng)。另外，由于系統(tǒng)隨時(shí)都存在各種噪聲，因此加上噪聲會(huì)導(dǎo)致最后的電平與輸入邏輯無(wú)關(guān)。但由于鎖存器件有一種正反饋效應(yīng)，因此初始信號(hào)越清晰，輸出信號(hào)會(huì)被越快的設(shè)置好，受噪聲的影響越小。所以從概率上講，決斷時(shí)間不會(huì)無(wú)限長(zhǎng)。但是如果不加控

10、制，這個(gè)不穩(wěn)定的電平可能會(huì)對(duì)后面器件的電平設(shè)置帶來(lái)不可預(yù)測(cè)的后果。從這里我們可以看到：1，采樣窗口應(yīng)該越小越好，這樣會(huì)減少采樣異常的可能性。但是由于系統(tǒng)時(shí)鐘同樣越來(lái)越快，從而這個(gè)采樣窗口所占時(shí)鐘周期的比例，變化并不會(huì)非常大（數(shù)量級(jí)的變化）。2，如果我們能保證采樣窗口內(nèi)的數(shù)據(jù)是絕對(duì)穩(wěn)定的，那么就可以完全避免亞穩(wěn)態(tài)。但這一條在有異步電路，或者有跨時(shí)鐘域的情況發(fā)生時(shí)，是很難完全保證的。3，亞穩(wěn)態(tài)有兩種危害，“輸出較長(zhǎng)時(shí)間的不穩(wěn)定電平”和“邏輯錯(cuò)誤”。以上是在器件的角度分析為什么會(huì)產(chǎn)生亞穩(wěn)態(tài)。下面我們?cè)偕咭粋€(gè)級(jí)別，到RTL級(jí)去看看為什么會(huì)產(chǎn)生亞穩(wěn)態(tài)。5、相同時(shí)鐘域內(nèi)的亞穩(wěn)態(tài)-S/H時(shí)間違約想象一下，

11、在兩個(gè)相鄰的DFF中間，有一條很長(zhǎng)很復(fù)雜的組合邏輯器件鏈條。因此從前一級(jí)DFF出發(fā)的數(shù)據(jù)，需要經(jīng)過(guò)很久很久才能在后一級(jí)DFF的輸入端穩(wěn)定下來(lái)。這個(gè)時(shí)間甚至要接近時(shí)鐘周期（如果時(shí)鐘周期只比關(guān)鍵路徑長(zhǎng)一點(diǎn)，這種情況是很可能的）。那么這個(gè)信號(hào)在采樣窗口開(kāi)始之后，才穩(wěn)定下來(lái)，因此DFF第一級(jí)沒(méi)有足夠時(shí)間正確無(wú)誤地設(shè)置電平，從而導(dǎo)致亞穩(wěn)態(tài)的出現(xiàn)。這種情況叫做設(shè)置時(shí)間違約(setup time violation)Fig. 11. Setup time violation由于這種情況的發(fā)生是由于組合邏輯傳輸時(shí)間過(guò)長(zhǎng)引起的，所以在設(shè)計(jì)時(shí)，只需要考察最長(zhǎng)的那些路徑。下面來(lái)看另一種情況。如果在第一周期上升沿，從

12、前一級(jí)觸發(fā)器出發(fā)的D0到達(dá)了下一級(jí)（這時(shí)時(shí)鐘周期已經(jīng)接近下一周期的上升沿了）。這時(shí)有一個(gè)在第二周期上升沿，從前一級(jí)觸發(fā)器出發(fā)的D1經(jīng)過(guò)一個(gè)非常短的路徑到達(dá)了下一級(jí)。如果這個(gè)傳輸時(shí)間小于hold time，那么，在上一個(gè)D0還沒(méi)有完全結(jié)束采樣的時(shí)候，D1會(huì)過(guò)來(lái)破壞這個(gè)采樣。因此產(chǎn)生hold time違約(hold time violation)。由于這種情況的發(fā)生是由于組合邏輯傳輸時(shí)間過(guò)短引起的，所以在設(shè)計(jì)時(shí)，只需要考察最短的那些路徑。當(dāng)我們清楚了S/H時(shí)間違約的原理后，就很容易想出預(yù)防的辦法。對(duì)于setup time違約，這是ASIC時(shí)序分析中最主要問(wèn)題。如果從最長(zhǎng)路徑上傳過(guò)來(lái)的信號(hào)到達(dá)的時(shí)間

13、太晚，以至于錯(cuò)過(guò)了采樣窗口，就會(huì)發(fā)生setup time違約。如何處理這種錯(cuò)誤顯而易見(jiàn)，那就是讓他更早的到達(dá)，或者說(shuō)更早的在下一級(jí)輸入端口穩(wěn)定下來(lái)。如何才是更早？1，增加時(shí)鐘周期的長(zhǎng)度，但這意味著整體速度下降。因此一般不這么做。2，重新分配關(guān)鍵路徑，將過(guò)長(zhǎng)的路徑中的一部分組合邏輯從路徑中分離出來(lái)，放到相鄰的時(shí)序級(jí)里面，或者單獨(dú)形成一級(jí)（CPU中的多級(jí)流水就是基于這種技術(shù)），使得每一級(jí)里面的路徑長(zhǎng)度（其實(shí)是耗時(shí)長(zhǎng)度）相差無(wú)幾。但前提是不破壞邏輯功能，和系統(tǒng)功能。3，如果這些都做不到，那就只能從組合邏輯的結(jié)構(gòu)上下手，調(diào)整結(jié)構(gòu)。對(duì)于hold time違約，處理方法也很明顯，那就是讓他更晚的到達(dá)，或者

14、說(shuō)更晚的在下一級(jí)輸入端口穩(wěn)定下來(lái)，來(lái)防止對(duì)上一個(gè)數(shù)據(jù)造成影響。增加傳輸時(shí)間總是比減少傳輸時(shí)間簡(jiǎn)單。因此通常的做法是在傳輸路徑上增加buffer，其實(shí)就是由兩個(gè)反相器構(gòu)成的器件，不影響邏輯功能，只增加延遲。Buffer還有一個(gè)功能，就是當(dāng)信號(hào)線過(guò)長(zhǎng)的時(shí)候，其上的RC會(huì)增加，因此為了保持接收端的信號(hào)完整性，比如增強(qiáng)輸出端的驅(qū)動(dòng)能力（供給電流的能力）,如果輸出端的器件沒(méi)有高驅(qū)動(dòng)能力的版本（EDA公司提供的庫(kù)中，很多器件都有多種驅(qū)動(dòng)能力的版本），則可以通過(guò)增加buffer來(lái)分割長(zhǎng)信號(hào)線，用以“分段驅(qū)動(dòng)”。由于亞穩(wěn)態(tài)的出現(xiàn)是一種概率現(xiàn)象，并且結(jié)果正確與否也是一種概率現(xiàn)象，因此為了便于估算，提出了一種統(tǒng)計(jì)

15、模型來(lái)預(yù)測(cè)亞穩(wěn)態(tài)所造成的危害的程度，這就是平均無(wú)故障時(shí)間”MTBF”。關(guān)于這個(gè)公式的推導(dǎo)，網(wǎng)上可以找到資料，這里忽略。記住一點(diǎn)，MTBF=1/失效率。后面介紹為什么使用二級(jí)DFF的時(shí)候還會(huì)提到。其實(shí)對(duì)于相同時(shí)鐘域內(nèi)的時(shí)鐘樹(shù)來(lái)講，在不同點(diǎn)也存在相位差別。但這種差別可以通過(guò)計(jì)算時(shí)鐘信號(hào)線的長(zhǎng)度來(lái)進(jìn)行預(yù)測(cè)，并可通過(guò)時(shí)鐘域內(nèi)的時(shí)鐘樹(shù)綜合算法來(lái)求得優(yōu)化的結(jié)構(gòu)。因此相對(duì)來(lái)講，比較好解決。對(duì)于跨時(shí)鐘域通信，異步同步通信來(lái)講，情況變得相對(duì)復(fù)雜?？鐣r(shí)鐘域也是一種異步同步通信。兩個(gè)時(shí)鐘域內(nèi)的時(shí)鐘沒(méi)有必然的頻率關(guān)系和相位關(guān)系。造成這種情況的原因在于，在工程上，對(duì)待同一個(gè)時(shí)鐘域的分析就已經(jīng)比較復(fù)雜，目前有一些方法來(lái)優(yōu)

16、化時(shí)鐘樹(shù)，但當(dāng)引入多個(gè)時(shí)鐘的時(shí)候，如果進(jìn)行聯(lián)合分析，問(wèn)題的復(fù)雜性會(huì)變得很大。因此工程上采用“各自獨(dú)立分析優(yōu)化，在此基礎(chǔ)上進(jìn)行互相通信設(shè)計(jì)”。下面分析一下異步同步交界面，跨時(shí)鐘域交界面的亞穩(wěn)態(tài)分析。6、同步異步交界面的亞穩(wěn)態(tài)想象一下，在一個(gè)同步異步交界面上，或者跨時(shí)鐘域的交界面上，外部發(fā)來(lái)的數(shù)據(jù)的到達(dá)時(shí)間，是很難與本地時(shí)鐘產(chǎn)生什么必然的時(shí)序上的關(guān)系的?；蛘吒_切的說(shuō)，外部數(shù)據(jù)在本地輸入端口的穩(wěn)定時(shí)間與本地時(shí)序器件的采樣窗口在時(shí)序上沒(méi)有必然的聯(lián)系。因此造成了同步異步接口間，跨時(shí)鐘域接口間的亞穩(wěn)態(tài)問(wèn)題。Fig. 12. 異步同步信號(hào)間的接口如何解決這個(gè)問(wèn)題的方法也是顯而易見(jiàn)的，那就是：保證本地時(shí)序器

17、件的采樣窗口內(nèi)所接受到的數(shù)據(jù)是絕對(duì)穩(wěn)定的。但是做到這一點(diǎn)是極其困難的。對(duì)于異步同步交界面，由于異步數(shù)據(jù)與本地同步信號(hào)之間沒(méi)有任何聯(lián)系，因此原則上，是無(wú)法保證穩(wěn)定采樣的。對(duì)于跨時(shí)鐘域的交界面，由于兩個(gè)時(shí)鐘之間的相位沒(méi)有必然的聯(lián)系，兩個(gè)時(shí)鐘之間的頻率沒(méi)有必然的聯(lián)系，因此原則上，也是無(wú)法保證穩(wěn)定采樣的。 下面說(shuō)一下常用的解決辦法，由于涉及到具體問(wèn)題的分析，并受到篇幅的限制，所以具體內(nèi)容從略。一）同步器同步器就是將幾個(gè)用本地時(shí)鐘驅(qū)動(dòng)的時(shí)序器件串聯(lián)起來(lái)，去采樣輸入的異步數(shù)據(jù)。為什么會(huì)有這種方法呢。回憶決斷時(shí)間的概念。當(dāng)在第一級(jí)的時(shí)序器件出現(xiàn)亞穩(wěn)態(tài)的問(wèn)題時(shí)，其輸出會(huì)出現(xiàn)一種不穩(wěn)定的中間值，并且這

18、個(gè)時(shí)間受多種因素影響，或者說(shuō)這個(gè)輸出在高電平到低電平之間滿足一定形式的概率分布。當(dāng)?shù)诙€(gè)時(shí)序器件的采樣窗口到來(lái)的時(shí)候，在第二級(jí)輸入端口上的電平仍然處在可以使第二級(jí)出現(xiàn)亞穩(wěn)態(tài)的電平范圍內(nèi)的概率會(huì)變得很小，如果再加上第三級(jí)，在第三極上的這個(gè)概率幾乎可以忽略不計(jì)。從數(shù)學(xué)上講，每個(gè)時(shí)序器件的亞穩(wěn)態(tài)的出現(xiàn)都有一定的概率，如果多個(gè)期間串聯(lián)，總概率是各自概率的積，因此增加期間，會(huì)消除“亞穩(wěn)態(tài)”。但是這里的消除是指降低不穩(wěn)定的時(shí)間，使得輸出電平的穩(wěn)定時(shí)間接近時(shí)鐘周期。至于能否采樣到正確的邏輯，則基本取決于第一個(gè)時(shí)序器件的輸出。前面分析過(guò)，當(dāng)亞穩(wěn)態(tài)出現(xiàn)時(shí)，輸出邏輯與輸入邏輯的關(guān)系是不確定的。因此在邏輯上無(wú)法消除

19、亞穩(wěn)態(tài)的影響。前面提到MTBF=1/失效率，當(dāng)多個(gè)DFF串連時(shí)，MTBF=1/（失效率1×失效率2××失效率n）當(dāng)兩個(gè)DFF串聯(lián)的時(shí)候，基本可以保證這個(gè)MTBF很大。對(duì)于量產(chǎn)的產(chǎn)品，全部產(chǎn)品無(wú)故障的時(shí)間為MTBF/產(chǎn)品量，因此如果產(chǎn)量較大，則需要有非常大的MTBF。如果這種方法作用在控制信號(hào)上的時(shí)候，如果出現(xiàn)采樣失效（比如跨時(shí)鐘域時(shí)，采樣率不匹配），則可以多等待幾個(gè)周期，以保證有效采樣到邏輯信號(hào)。還有機(jī)會(huì)完成控制操作。如果是數(shù)據(jù)信號(hào)，則這種方法很難保證無(wú)差錯(cuò)傳輸。二）異步FIFO與握手協(xié)議這兩種方法可以用來(lái)傳輸對(duì)傳輸質(zhì)量要求較高的數(shù)據(jù)信號(hào)，并且主要用在跨時(shí)鐘域傳輸

20、中。因?yàn)檫@種傳輸模式下，發(fā)送源，與接收目的地都需要有時(shí)鐘控制。異步FIFO方法是一種總線思維，當(dāng)然是一種比較簡(jiǎn)單的結(jié)構(gòu)。握手協(xié)議是一種邏輯方法，與TCP握手類似。網(wǎng)上資料比較多，相對(duì)也比較好理解，就不多說(shuō)了。三）延遲鎖定環(huán)Delay locked loopDLL 是一種使用在跨時(shí)鐘域傳輸模式下的避免亞穩(wěn)態(tài)的方法。很好理解，如果能夠統(tǒng)計(jì)出在交界面上的信號(hào)的有效時(shí)間與發(fā)送源時(shí)鐘信號(hào)周期的相對(duì)關(guān)系，就可以通過(guò)“將目的地時(shí)鐘信號(hào)與發(fā)送源時(shí)鐘信號(hào)的延遲關(guān)系進(jìn)行鎖定”來(lái)保證“在目的地的采樣周期永遠(yuǎn)在信號(hào)有效的時(shí)間范圍內(nèi)”。這是一種將兩個(gè)非同步時(shí)鐘進(jìn)行同步的一種方法。網(wǎng)上有資料，就不多說(shuō)了。 7、

21、復(fù)位信號(hào)與亞穩(wěn)態(tài)當(dāng)理解亞穩(wěn)態(tài)的形成機(jī)制后，再理解復(fù)位信號(hào)可能導(dǎo)致的亞穩(wěn)態(tài)問(wèn)題就變得非常簡(jiǎn)單。Fig. 13. 帶復(fù)位信號(hào)的D觸發(fā)器由于復(fù)位信號(hào)是在隨機(jī)狀態(tài)下產(chǎn)生的，因此對(duì)系統(tǒng)的影響，及分析過(guò)程與異步同步交界面的亞穩(wěn)態(tài)問(wèn)題類似。網(wǎng)上分析很多，讀者也可以自行分析。8、結(jié)語(yǔ)亞穩(wěn)態(tài)產(chǎn)生的主要原因是，在時(shí)序器件的采樣窗口內(nèi)，無(wú)法保證輸入信號(hào)始終保持在一個(gè)穩(wěn)定的電平上。因此我們需要通過(guò)減小采樣窗口來(lái)增加采樣成功率（使用邊沿觸發(fā)器件對(duì)于電平觸發(fā)器件來(lái)說(shuō)，也是一種減小采樣窗口的方法），或者通過(guò)對(duì)采樣窗口或輸入數(shù)據(jù)的穩(wěn)定窗口的“移動(dòng)”來(lái)保證采樣成功，用以解決亞穩(wěn)態(tài)問(wèn)題。但在有異步信號(hào)的參與時(shí)，問(wèn)題的解決將變得異

22、常復(fù)雜。因此目前還沒(méi)有一種通用的，有效的，可行的解決方法。但通過(guò)對(duì)亞穩(wěn)態(tài)形成機(jī)制的探討，可以使我們游刃有余的從工程的角度上解決實(shí)際項(xiàng)目中可能出現(xiàn)的具體的亞穩(wěn)態(tài)問(wèn)題。1）亞穩(wěn)態(tài)定義亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無(wú)法預(yù)測(cè)該單元的輸出電平，也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無(wú)用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。 亞穩(wěn)態(tài)這個(gè)點(diǎn)并不是真正的穩(wěn)定，因?yàn)殡S機(jī)的躁聲會(huì)驅(qū)使工作與亞穩(wěn)態(tài)點(diǎn)的電路轉(zhuǎn)移到一個(gè)穩(wěn)定的工作點(diǎn)去。 正如山頂?shù)那蛞粯?，雙穩(wěn)態(tài)電路在不

23、確定進(jìn)入某一種狀態(tài)之前，可能會(huì)在亞穩(wěn)態(tài)停留一段不可預(yù)測(cè)的時(shí)間。2）鎖存器的亞穩(wěn)態(tài)盡管D鎖存器消除了R-S鎖存器的S=R=1的問(wèn)題（清零置1同時(shí)有效）,但是亞穩(wěn)態(tài)的問(wèn)題依然存在。如果在建立保持時(shí)間窗內(nèi)信號(hào)發(fā)生變化的話，鎖存器的輸出就是不可預(yù)測(cè)的，并且可能進(jìn)入亞穩(wěn)態(tài)。3)觸發(fā)器的亞穩(wěn)態(tài)像D鎖存器那樣，邊沿觸發(fā)器D觸發(fā)器也存在著一個(gè)建立和保持時(shí)間窗，在這段時(shí)間內(nèi)D端的輸入一定不能變化。在這一窗口時(shí)間也是在CLK信號(hào)的觸發(fā)沿附近，若未能滿足建立和保持時(shí)間的要求，觸發(fā)器的輸出通常會(huì)進(jìn)入一個(gè)穩(wěn)定狀態(tài)。盡管這個(gè)狀態(tài)不可預(yù)知，但他不是0就是1。但是，有時(shí)輸出也可能會(huì)震蕩或者進(jìn)入亞穩(wěn)態(tài)，或進(jìn)入一個(gè)界于0和1之間的亞穩(wěn)態(tài)，如果觸發(fā)器進(jìn)入亞穩(wěn)態(tài)，則它只是在經(jīng)過(guò)一個(gè)隨機(jī)的延時(shí)后，才會(huì)自己回到一個(gè)穩(wěn)定狀態(tài)。在觸發(fā)器的建立時(shí)間和保持時(shí)間要求沒(méi)有得到滿足時(shí)，觸發(fā)器就會(huì)進(jìn)入一個(gè)界于狀態(tài)1與狀態(tài)0之間的第三種狀態(tài)，即亞穩(wěn)態(tài)狀態(tài)。最糟糕的是，理論上講，門電路個(gè)觸發(fā)器接受到這個(gè)亞穩(wěn)態(tài)的輸入信號(hào)之后，有些部件會(huì)把這個(gè)信號(hào)當(dāng)成0，而另一些則把它當(dāng)1，于是會(huì)產(chǎn)生不一樣的輸出，或者，還有一些門電路和觸發(fā)器本身也可能產(chǎn)生亞穩(wěn)態(tài)的輸出信號(hào)（畢竟，這些器件現(xiàn)在都工作在其工作區(qū)的線性部分）。幸運(yùn)的是，盡管觸發(fā)器的輸出保持亞穩(wěn)態(tài)的可能性永遠(yuǎn)也不會(huì)為0，但這種可能性隨著時(shí)間呈