數(shù)字電子技術(shù)基礎(chǔ) 課件 藍(lán)波 第1-6章 信號(hào)與電子電路概述-組合邏輯電路

數(shù)字電子技術(shù)基礎(chǔ)第1章信號(hào)與電子電路概述第2章數(shù)制和編碼第3章基本邏輯關(guān)系與邏輯門(mén)第4章邏輯代數(shù)與邏輯函數(shù)第5章Verilog硬件描述語(yǔ)言和Quartus軟件第6章組合邏輯電路第7章時(shí)序邏輯電路第8章模數(shù)和數(shù)模轉(zhuǎn)換第9章脈沖信號(hào)電路第10章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)踐第1章信號(hào)與電子電路概述1.1信號(hào)概述1.1.1模擬量和數(shù)字量1.1信號(hào)概述1.1.2非電信號(hào)和電信號(hào)1.1信號(hào)概述1.1.3模擬電信號(hào)和數(shù)字電信號(hào)1.1信號(hào)概述1.1.4數(shù)字電信號(hào)的主要參數(shù)1）幅值Um：波谷到波峰之間的電壓。2）上升時(shí)間tr：波形叢0.1Um上升到0.9Um所需的時(shí)間。3）下降時(shí)間tf：波形從0.9Um下降到0.1Um所需的時(shí)間。4）脈沖寬度tw：從波形上升沿的0.5Um到下降沿的0.5Um所需的時(shí)間。5）頻率：每秒重復(fù)出現(xiàn)脈沖波形的次數(shù)。6）周期：任意兩個(gè)相鄰脈沖的上升沿或下降沿之間的時(shí)間間隔。1.2電子電路概述1.2.1電子電路的分類（1）模擬電路分析處理的對(duì)象是模擬電信號(hào)，主要包括放大電路、運(yùn)算電路、波形發(fā)生電路、濾波電路、直流電源電路等。（2）數(shù)字電路分析處理的對(duì)象是數(shù)字信號(hào)，主要包括門(mén)電路、組合邏輯電路、觸發(fā)器、時(shí)序邏輯電路、可編程邏輯器件（ProgrammableLogicDevice,PLD）等，可實(shí)現(xiàn)信號(hào)的存儲(chǔ)、變換、運(yùn)算、測(cè)量和傳輸。（3）模數(shù)混合電路在一個(gè)電子電路系統(tǒng)中既含有數(shù)字元件，又含有模擬元件，如模數(shù)轉(zhuǎn)換電路、數(shù)模轉(zhuǎn)換電路等。1.2.2數(shù)字電路的特點(diǎn)1）穩(wěn)定性好，抗干擾能力強(qiáng)，電路中電壓小的波動(dòng)以及溫度和工藝偏差等對(duì)其工作性能的影響比較小。2）數(shù)字信號(hào)便于識(shí)別，通過(guò)增加二進(jìn)制位數(shù)很容易獲得較高的精度。1.2電子電路概述3）數(shù)字信號(hào)便于處理、存儲(chǔ)和運(yùn)算。4）數(shù)字電路便于集成，可大大降低成本、減小體積。5）便于利用硬件描述語(yǔ)言（HardwareDescriptionLanguage,HDL.）進(jìn)行電路的硬件設(shè)計(jì)和測(cè)試，從而極大地提高了設(shè)計(jì)效率。1.2.3數(shù)字電路的分類1）根據(jù)電路中是否含有集成器件，可分為分立元器件數(shù)字電路和集成數(shù)字電路。2）根據(jù)電路的集成度大小，可分為小規(guī)模集成電路、中規(guī)模集成電路、大規(guī)模集成電路、超大規(guī)模集成電路、特大規(guī)模集成電路和巨大規(guī)模集成電路。3）從電路的應(yīng)用角度出發(fā)，可分為通用型集成電路和專用型集成電路。4）根據(jù)構(gòu)成電路的半導(dǎo)體器件類型，可分雙極型電路、單極型電路和雙極-單極混合型電路。5）根據(jù)電路是否含有記憶部件，可分為組合邏輯電路和時(shí)序邏輯電路。第2章數(shù)制和編碼2.1數(shù)制2.1.1數(shù)制的基本概念2.1數(shù)制2.1.2數(shù)制的構(gòu)成要素（1）數(shù)碼數(shù)碼是指構(gòu)成數(shù)制的元素，例如十進(jìn)制的數(shù)碼是0、1、2、3、4、5、6、7、8、9，二進(jìn)制的數(shù)碼是0、1。（2）基數(shù)基數(shù)是指數(shù)制所使用數(shù)碼的個(gè)數(shù)，例如十進(jìn)制的基數(shù)是10，八進(jìn)制的基數(shù)是8。（3）位權(quán)位權(quán)是指數(shù)制中某一位的權(quán)重，位權(quán)以基數(shù)為底。（4）進(jìn)位關(guān)系進(jìn)位關(guān)系是指數(shù)制的計(jì)數(shù)原則，例如十進(jìn)制的進(jìn)位關(guān)系是逢十進(jìn)一，十六進(jìn)制的進(jìn)位關(guān)系是逢十六進(jìn)一。2.1.3不同數(shù)制之間的相互轉(zhuǎn)換1.十進(jìn)制轉(zhuǎn)換為其他進(jìn)制（1）整數(shù)部分的轉(zhuǎn)換通常采用“除R取余法”，將十進(jìn)制整數(shù)除以R，得到一個(gè)余數(shù)，將商繼續(xù)除以R，又得到一個(gè)余數(shù)，直到商為0止，然后將余數(shù)按照從后到前的順序排列，即可得到以R進(jìn)制2.1數(shù)制表示的整數(shù)。2.1數(shù)制（2）小數(shù)部分的轉(zhuǎn)換通常采用“乘R取整法”，將十進(jìn)制小數(shù)乘以R，得到一個(gè)整數(shù)，將剩下的小數(shù)繼續(xù)乘以R，又得到一個(gè)整數(shù)，重復(fù)該過(guò)程，直到小數(shù)部分為零（如果遇到小數(shù)部分永遠(yuǎn)不為零的情況，可以根據(jù)要求達(dá)到轉(zhuǎn)換精度即可），最后將整數(shù)按照從前到后的順序排列，即得到以R進(jìn)制表示的小數(shù)。2.1數(shù)制2.1數(shù)制2.R進(jìn)制轉(zhuǎn)換為十進(jìn)制3.二進(jìn)制與八進(jìn)制、十六進(jìn)制的相互轉(zhuǎn)換（1）二進(jìn)制轉(zhuǎn)換八進(jìn)制將二進(jìn)制數(shù)以小數(shù)點(diǎn)界，對(duì)于整數(shù)部分，按照從低位到高位的順序，以3位二進(jìn)制數(shù)為一組進(jìn)行劃分，得到若干組，每一組轉(zhuǎn)換為1位等值的八進(jìn)制數(shù)，若出現(xiàn)不夠3位的情況，可通過(guò)在高位添加0的方式補(bǔ)足；對(duì)于小數(shù)部分，按照從高位到低位的順序，也以3位二進(jìn)制數(shù)一組2.1數(shù)制進(jìn)行劃分，得到若干組，每一組轉(zhuǎn)換1位等值的八進(jìn)制數(shù)，若出現(xiàn)不夠3位的情況，可通過(guò)在低位添加0的方式補(bǔ)足。（2）二進(jìn)制轉(zhuǎn)換十六進(jìn)制與二進(jìn)制轉(zhuǎn)換八進(jìn)制相似，對(duì)于整數(shù)部分，按照從低位到高位的順序，以4位二進(jìn)制數(shù)一組進(jìn)行劃分，得到若干組，每一組轉(zhuǎn)換1位等值的十六進(jìn)制數(shù)，若出現(xiàn)不夠4位的情況，可通過(guò)在高位添加0的方式補(bǔ)足；對(duì)于小數(shù)部分，按照從高位到低位的順序，也以4位二進(jìn)制數(shù)為一組進(jìn)行劃分，得到若干組，每一組轉(zhuǎn)換為1位等值的十六進(jìn)制數(shù)，若出現(xiàn)不夠4位的情況，可通過(guò)在低位添加0的方式補(bǔ)足。2.1數(shù)制（3）八進(jìn)制、十六進(jìn)制轉(zhuǎn)換二進(jìn)制按照1位八進(jìn)制數(shù)轉(zhuǎn)換3位二進(jìn)制數(shù)，1位十六進(jìn)制數(shù)轉(zhuǎn)換4位二進(jìn)制數(shù)的對(duì)應(yīng)關(guān)系，逐位進(jìn)行轉(zhuǎn)換即可得到相應(yīng)的二進(jìn)制數(shù)。2.1數(shù)制2.2編碼2.2.1編碼概述1）都是由若干種字母、數(shù)字、符號(hào)等單獨(dú)或組合成。2）都具有特定的規(guī)律。3）都具有特定的含義。1）構(gòu)成：由17位數(shù)字本體碼和1位校驗(yàn)碼組成。2）規(guī)律：從左至右依次6位數(shù)字地址碼、8位數(shù)字出生日期碼、3位數(shù)字順序碼（末位是奇數(shù)表示男性，是偶數(shù)表示女性）和1位校驗(yàn)碼（根據(jù)前面17位數(shù)字碼，按照ISO/IEC7064:2003.MOD11-2計(jì)算得到，取值范圍為0~10；遇到計(jì)算結(jié)果10時(shí)，身份證變成了19位，不符合國(guó)家標(biāo)準(zhǔn)規(guī)定，因此用X來(lái)代替）。2.2編碼3）含義：是具有中華人民共和國(guó)國(guó)籍的公民的唯一的、終身不變的身份代碼，包含辦證時(shí)所在的戶籍地、出生日期、性別等公民身份信息。2.2.2數(shù)字信號(hào)編碼2.2編碼2.2.3常用的數(shù)字信號(hào)編碼2.2編碼（1）8421BCD碼8421BCD碼是最基本和最常用的BCD碼，它和4位自然二進(jìn)制數(shù)相似，用0000~1001代表對(duì)應(yīng)的0~9，余下1010~11116組代碼不用。（2）5421BCD碼5421BCD碼從高位到低位的“權(quán)值”分別是5、4、2、1。對(duì)于這種有權(quán)碼，有的十進(jìn)制數(shù)存在兩種表示方法，例如5既可以用1000表示，也可以用0101表示，這說(shuō)明5421BCD碼的編碼方案不是唯一的，表2-3只列出了其中一種編碼方案。（3）2421BCD碼2421BCD碼從高位到低位的“權(quán)值”分別2、4、2、1。（4）余3碼余3碼是一種無(wú)權(quán)碼，它是在8421BCD碼基礎(chǔ)上“加3”后得到的。（5）余3循環(huán)碼余3循環(huán)碼也是一種無(wú)權(quán)碼，主要特點(diǎn)是任何相鄰的兩個(gè)代碼之間僅有一位的狀態(tài)不同，例如0010和0110只是次高位不同，0110和0111只是量低位不同。2.2.4原碼、補(bǔ)碼和反碼（1）機(jī)器數(shù)和真值機(jī)器數(shù)是數(shù)字在計(jì)算機(jī)中的二進(jìn)制表示形式。（2）原碼原碼是符號(hào)位加上數(shù)值部分，例如+11的原碼是［00001011］原，-11的原碼是2.2編碼［10001011］原。（3）補(bǔ)碼正數(shù)的補(bǔ)碼和其原碼一致，也是符號(hào)位加上數(shù)值部分，例如+11的補(bǔ)碼是00001011。（4）反碼正數(shù)的反碼和其原碼一致；負(fù)數(shù)的反碼是在其原碼的基礎(chǔ)上，符號(hào)位不變，其余各位取反。2.2編碼2.2.5格雷碼2.2編碼2.2.6奇偶校驗(yàn)碼2.2編碼2.2.7ASCII碼和漢字編碼2.3編碼問(wèn)題的0、1描述2.3編碼問(wèn)題的0、1描述第3章基本邏輯關(guān)系與邏輯門(mén)3.1基本邏輯關(guān)系3.1.1二值邏輯3.1.2三種基本邏輯關(guān)系1.與邏輯3.1基本邏輯關(guān)系3.1基本邏輯關(guān)系2.或邏輯3.1基本邏輯關(guān)系3.1基本邏輯關(guān)系3.非邏輯3.1基本邏輯關(guān)系3.1.3基本邏輯關(guān)系的復(fù)合1.與非邏輯3.1基本邏輯關(guān)系2.或非邏輯3.1基本邏輯關(guān)系3.與或非邏輯3.1基本邏輯關(guān)系4.異或邏輯3.1基本邏輯關(guān)系5.同或邏輯3.1基本邏輯關(guān)系3.1.4基本邏輯關(guān)系的分立元件電路實(shí)現(xiàn)1.與邏輯電路的分立元件實(shí)現(xiàn)2.或邏輯電路的分立元件實(shí)現(xiàn)3.1基本邏輯關(guān)系3.非邏輯電路的分立元件實(shí)現(xiàn)3.2邏輯門(mén)概述3.2.1邏輯門(mén)的分類3.2.2邏輯門(mén)的工作電源及邏輯電平1.工作電源2．邏輯電平（1）最小輸入高電平（VIH（min））確保邏輯門(mén)的輸入為高電平時(shí)所允許的最小電平值。（2）最大輸入低電平（VIL（max））確保邏輯門(mén)的輸入為低電平時(shí)所允許的最大電平值。（3）最小輸出高電平（VOH（min））確保邏輯門(mén)的輸出為高電平時(shí)所允許的最小電平值。（4）最大輸出低電平（VOL（max））確保邏輯門(mén)的輸出為低電平時(shí)所允許的最大電平值。3.2邏輯門(mén)概述3.2邏輯門(mén)概述3.2.3邏輯門(mén)的噪聲容限3.3

TTL邏輯門(mén)3.3.1標(biāo)準(zhǔn)TTL邏輯門(mén)1.電路結(jié)構(gòu)分析（1）輸入級(jí)由雙發(fā)射極硅晶體管VT1、二極管VD1和VD2、基極電阻R1組成。（2）中間級(jí)中間級(jí)由VT2、R2和R3組成，從VT2的集電極C2和發(fā)射極E2上可以分別獲得兩個(gè)相位相反的電壓信號(hào)供輸出級(jí)使用。（3）輸出級(jí)輸出級(jí)由VD3、VT4、VT5和R4組成。3.3

TTL邏輯門(mén)2.工作原理分析（1）A和B都是高電平UCC=5V，如果VA=VB=5V，則VT1不導(dǎo)通，如果不考慮VT2和VT5的存在，基極電位VBI=5V。（2）輸入端至少有一個(gè)接低電平假設(shè)VA=OV，VB=5V，則VT1對(duì)應(yīng)A端的發(fā)射結(jié)導(dǎo)通，VB1=VA+UBEI=0V+0.7V=0.7V。3.開(kāi)門(mén)電平UON和關(guān)門(mén)電平UOFF4.扇入系數(shù)和扇出系數(shù)（1）扇入系數(shù)指邏輯門(mén)允許的輸入端的數(shù)目，用NI來(lái)表示。（2）扇出系數(shù)指邏輯門(mén)可驅(qū)動(dòng)同類門(mén)的個(gè)數(shù)，用NO來(lái)表示，可以衡量邏輯門(mén)帶負(fù)載能力的大小。1）驅(qū)動(dòng)門(mén)輸出高電平。2）驅(qū)動(dòng)門(mén)輸出低電平。3.3

TTL邏輯門(mén)3.3

TTL邏輯門(mén)5.輸入負(fù)載特性3.3

TTL邏輯門(mén)3.3.2集電極開(kāi)路邏輯門(mén)1.電路結(jié)構(gòu)2.工作原理分析3.3

TTL邏輯門(mén)3.OC門(mén)實(shí)現(xiàn)線與邏輯3.3

TTL邏輯門(mén)3.3.3三態(tài)輸出邏輯門(mén)1.三態(tài)門(mén)概述2.三態(tài)門(mén)的構(gòu)成及表示3.緩沖門(mén)3.3

TTL邏輯門(mén)3.3

TTL邏輯門(mén)4.三態(tài)緩沖門(mén)3.4

MOS管3.4.1增強(qiáng)型MOS管1.增強(qiáng)型MOS管的構(gòu)造3.4

MOS管3.4

MOS管2．增強(qiáng)型MOS管和晶體管的比較1）與晶體管符號(hào)進(jìn)行對(duì)比，MOS管的源極S、柵極G、漏極D分別對(duì)應(yīng)于晶體管的發(fā)射極E、基極B、集電極C，它們的作用相似。2）MOS管是電壓控制電流器件，由柵、源之間的電壓VGS控制漏極電流ID；而品體管是電流控制電流器件，即由基極電流IB控制集電極電流IC。3）MOS管的柵極和其他電極之間是絕緣的，不產(chǎn)生電流；品體管的基極與其他極之間不是絕緣的。4）MOS管只有多數(shù)載流子參與導(dǎo)電，具體而言，NMOS管參與導(dǎo)電的是電子，PMOS管參與導(dǎo)電的是空穴；在晶體管中，多數(shù)載流子和少數(shù)載流子都參與導(dǎo)電。5）MOS管和晶體管都可以構(gòu)成各種放大電路和開(kāi)關(guān)電路，但是MOS管集成電路具有制造工藝簡(jiǎn)單、成品率高、功耗低、集成度高、抗干擾能力強(qiáng)等特點(diǎn)，特別適合于大規(guī)模集成電路，因此得到越來(lái)越廣泛的應(yīng)用。3.4

MOS管3.4.2NMOS反相器1.電路構(gòu)成2.工作原理3.4

MOS管3.4.3NMOS門(mén)電路1.NMOS與非門(mén)2.NMOS或非門(mén)3.4

MOS管3.NMOS與或非門(mén)3.4.4PMOS門(mén)電路3.5

CMOS邏輯門(mén)3.5.1CMOS反相器（1）CMOS反相器的電路構(gòu)成CMOS反相器的電路構(gòu)成如圖3-44所示。（2）CMOS反相器的工作原理NMOS管的柵源開(kāi)啟電壓UT1>0，PMOS管的柵源開(kāi)啟電壓UT2<0。3.5.2CMOS與非門(mén)和或非門(mén)1.CMOS與非門(mén)2.CMOS或非門(mén)3.5

CMOS邏輯門(mén)3.5

CMOS邏輯門(mén)3.5.3CMOS邏輯門(mén)的特點(diǎn)（1）靜態(tài)功耗低CMOS門(mén)電路工作時(shí)，NMOS管和PMOS管總是一個(gè)導(dǎo)通、另一個(gè)截止，因此電源靜態(tài)電流非常小，電路靜態(tài)功耗極低。（2）電源利用率高CMOS門(mén)電路輸出高電平時(shí)，UOH

近似等于電源正電壓VDD；輸出低電平時(shí)，UOL近似等子電源負(fù)電壓USS其電源利用率在各類集成電路中是較高的。（3）集成度高、穩(wěn)定性好由于CMOS電路功耗低，內(nèi)部發(fā)熱量小，所以集成度可大大提高。（4）電源取值范圍寬CMOS電路電源在較大范圍變化時(shí)，電路仍能保持正確的邏輯關(guān)系，工作電源取值范圍可達(dá)3~18V。（5）易受靜態(tài)干擾CMOS電路容易受靜電感應(yīng)出現(xiàn)擊穿，因此其電路內(nèi)部應(yīng)設(shè)置保護(hù)電路，并在使用和存放時(shí)注意靜電屏蔽。3.5.4TTL邏輯門(mén)與CMOS邏輯門(mén)級(jí)聯(lián)的接口問(wèn)題3.6數(shù)字集成器件基礎(chǔ)知識(shí)3.6.1數(shù)字集成器件的命名3.6.2數(shù)字集成器件的封裝1.概述2．常見(jiàn)封裝形式簡(jiǎn)介（1）雙列直插式封裝（DualIn-linePackage，DIP）引腳從封裝兩側(cè)引出，封裝材料有塑料和陶瓷兩種。（2）小外形封裝（SmallOutlinePackage，SOP）引腳從封裝兩側(cè)呈L形引出，封裝材料有塑料和陶瓷兩種。（3）方形扁平封裝（QuadFlatPackage,QFP）引腳從4個(gè)側(cè)面呈L形引出，封裝材料有陶瓷、金屬和塑料3種。3.6數(shù)字集成器件基礎(chǔ)知識(shí)（4）方形J引腳扁平封裝（QuadFlatJ-leadedPackage,QFJ）引腳從封裝4個(gè)側(cè)面引出，向下呈J字形，封裝材料有塑料和陶瓷兩種，其中塑料材質(zhì)的又稱為帶引線的塑料芯片載體（PlasticLeadedChipCarrier,PLCC），是表面安裝型封裝之一。（5）插針網(wǎng)格陣列封裝（PinGridArrayPackage,PGA）芯片內(nèi)外有多個(gè)方陣形的插針，每個(gè)方陣形插針沿芯片的四周間隔一定距離排列，根據(jù)引腳數(shù)目的多少，可以圍成多圈。3.6數(shù)字集成器件基礎(chǔ)知識(shí)第4章邏輯代數(shù)與邏輯函數(shù)4.1邏輯代數(shù)4.1.1邏輯代數(shù)的基本公理4.1.2邏輯代數(shù)的基本定律4.1邏輯代數(shù)1.定律的真值表證明1）將定律中出現(xiàn)的所有變量羅列出來(lái)，寫(xiě)出這些變量的所有狀態(tài)組合。2）將定律兩邊的邏輯運(yùn)算式分列出來(lái)，并填入每一種變量狀態(tài)下邏輯運(yùn)算式的值。3）對(duì)定律兩邊運(yùn)算式的值進(jìn)行對(duì)比，如果完全一致，得證。4.1邏輯代數(shù)4.1邏輯代數(shù)2.定律的公式證明4.1邏輯代數(shù)4.1.3邏輯代數(shù)的三個(gè)基本運(yùn)算規(guī)則1.代入規(guī)則4.1邏輯代數(shù)2.反演規(guī)則4.1邏輯代數(shù)1）必須保持原函數(shù)的運(yùn)算順序，必要時(shí)加入括號(hào)。2）公共非號(hào)不得改變。3.對(duì)偶規(guī)則4.2邏輯函數(shù)4.2.1邏輯函數(shù)的表示方法4.2邏輯函數(shù)1.真值表2.邏輯表達(dá)式3.最小項(xiàng)與最大項(xiàng)（1）最小項(xiàng)如果一個(gè)邏輯函數(shù)的某個(gè)與項(xiàng)包含了該函數(shù)的全部輸入變量，每個(gè)變量都以原變量或反變量的形式出現(xiàn)，且僅出現(xiàn)一次，則這個(gè)與項(xiàng)稱為該邏輯函數(shù)的一個(gè)最小項(xiàng)。①對(duì)于任意一個(gè)最小項(xiàng)，輸入變量只有一組取值使得它的值為1。②同一邏輯函數(shù)的任意兩個(gè)不同的最小項(xiàng)的積（相與）0。③全體最小項(xiàng)之和（相或）為1。4.2邏輯函數(shù)（2）最大項(xiàng)如果一個(gè)邏輯函數(shù)的某個(gè)或項(xiàng)包含了該函數(shù)的全部輸入變量，每個(gè)變量都以原變量或反變量的形式出現(xiàn)，且僅出現(xiàn)一次，則這個(gè)或項(xiàng)稱為該邏輯函數(shù)的一個(gè)最大項(xiàng)。①對(duì)于任意一個(gè)最大項(xiàng)，輸入變量只有一組取值使它0。②同一邏輯函數(shù)的任意兩個(gè)不同的最大項(xiàng)的和力1。③全部最大項(xiàng)之積0。4.2邏輯函數(shù)（3）最小項(xiàng)和最大項(xiàng)的關(guān)系顯然，相同編號(hào)的最小項(xiàng)和最大項(xiàng)互次相反，即4.邏輯表達(dá)式的常用形式（1）與或式由若干“與項(xiàng)”進(jìn)行“或”運(yùn)算構(gòu)成。4.2邏輯函數(shù)（2）或與式由若干“或項(xiàng)”進(jìn)行“與”運(yùn)算構(gòu)成，也稱次“和之積”式。（3）與非-與非式由若干“與非項(xiàng)”再進(jìn)行“與非”運(yùn)算構(gòu)成。（4）或非-或非式由若干“或非項(xiàng)”再進(jìn)行“或非”運(yùn)算構(gòu)成。（5）與或非式由若干“與項(xiàng)”先進(jìn)行“或”運(yùn)算再進(jìn)行“非”運(yùn)算構(gòu)成。4.2邏輯函數(shù)5.邏輯電路圖4.2邏輯函數(shù)4.2邏輯函數(shù)6.波形圖7.卡諾圖4.2邏輯函數(shù)4.2邏輯函數(shù)8.硬件描述語(yǔ)言4.2邏輯函數(shù)4.2.2邏輯函數(shù)的標(biāo)準(zhǔn)形式1.標(biāo)準(zhǔn)與或式1）首先將表達(dá)式變換成與或表達(dá)式。2）對(duì)于非最小項(xiàng)的與項(xiàng)，利用互補(bǔ)律A+A=1增加缺少的變量。3）合并重復(fù)項(xiàng)，得到標(biāo)準(zhǔn)與或式。4.2邏輯函數(shù)4.2邏輯函數(shù)2.標(biāo)準(zhǔn)或與式1）首先將表達(dá)式轉(zhuǎn)換成或與表達(dá)式。2）對(duì)非最大項(xiàng)的或項(xiàng)，利用互補(bǔ)律A?A=0增加缺少的變量。3）合并重復(fù)項(xiàng)，得到標(biāo)準(zhǔn)或與式。3.兩種標(biāo)準(zhǔn)表達(dá)式間的轉(zhuǎn)換4.2邏輯函數(shù)4.2.3多輸出邏輯函數(shù)和非完全描述邏輯函數(shù)1.多輸出邏輯函數(shù)4.2邏輯函數(shù)2.非完全描述邏輯函數(shù)4.2邏輯函數(shù)4.2邏輯函數(shù)4.2邏輯函數(shù)4.2.4邏輯函數(shù)的化簡(jiǎn)1.邏輯函數(shù)的公式法化簡(jiǎn)（1）并項(xiàng)法運(yùn)用A+A=1將兩項(xiàng)并為一項(xiàng)，例如（2）吸收法運(yùn)用A+AB=A或A+AB=A+B消去多余的部分，例如（3）消項(xiàng)法運(yùn)用AB+AC+BC=AB+AC消去多余的項(xiàng)，例如4.2邏輯函數(shù)（4）配項(xiàng)法根據(jù)實(shí)際情況，選擇運(yùn)用A+A=1、A+A=A、AA=0在邏輯表達(dá)式中添加配項(xiàng)，再與其他項(xiàng)合并，以獲得更簡(jiǎn)單的化簡(jiǎn)結(jié)果，例如4.2邏輯函數(shù)2.邏輯函數(shù)的卡諾圖法化簡(jiǎn)（1）將邏輯函數(shù)用卡諾圖表示利用卡諾圖法化簡(jiǎn)邏輯函數(shù)，首先需要用卡諾圖將邏輯函數(shù)表示出來(lái)。解：該邏輯函數(shù)的輸入變量有3個(gè)，先將其變換為標(biāo)準(zhǔn)與或式，再填入卡諾圖，如圖4-15所示。4.2邏輯函數(shù)（2）卡諾圖化簡(jiǎn)的方法對(duì)于取值1的最小項(xiàng)，任意2個(gè)相鄰項(xiàng)可以合并為1項(xiàng)，消去狀態(tài)不同的1個(gè)變量；任意4個(gè)相鄰項(xiàng)可以合并1項(xiàng)，消去狀態(tài)不同的2個(gè)變量。4.2邏輯函數(shù)①卡諾圈包的相鄰項(xiàng)盡可能多，以便能消去更多的變量，但每個(gè)圈包的相鄰項(xiàng)數(shù)目必須是2”個(gè)，例如1、2、4、8、16等。②卡諾圈的個(gè)數(shù)盡可能少，使得化簡(jiǎn)后的邏輯函數(shù)的項(xiàng)數(shù)最少。③卡諾圈要覆蓋圖中所有取值為1的最小項(xiàng)。④取值力1的最小項(xiàng)可以被重復(fù)利用，也就是說(shuō)，可以被包在不同的卡諾圈中，但必須確保每個(gè)卡諾圈至少有1個(gè)獨(dú)立屬于自己的最小項(xiàng)，否則該卡諾圈是冗余的。4.2邏輯函數(shù)解：該邏輯函數(shù)的邏輯表達(dá)式用最小項(xiàng)的形式表現(xiàn)，首先需要將最小項(xiàng)準(zhǔn)確無(wú)誤地填入卡諾圖，再按照化簡(jiǎn)原則，將這些最小項(xiàng)包在圖4-18所示的卡諾圈中，化簡(jiǎn)后的最簡(jiǎn)表達(dá)式是4.2邏輯函數(shù)4.2邏輯函數(shù)4.2邏輯函數(shù)4.2邏輯函數(shù)4.2邏輯函數(shù)第5章Verilog硬件描述語(yǔ)言和Quartus軟件5.1

Verilog的基本結(jié)構(gòu)1）模塊定義：用module關(guān)鍵字開(kāi)始定義，后面緊跟著模塊名和端口聲明列表。2）端口聲明：用input、output等關(guān)鍵字聲明，分別代表電路的輸入和輸出。3）內(nèi)部信號(hào)聲明：模塊中可以定義內(nèi)部信號(hào)，用于存儲(chǔ)計(jì)算過(guò)程中的中間結(jié)果或狀態(tài)。4）功能描述部分：用于描述模塊的功能行為，包括組合邏輯和時(shí)序邏輯。5.1.1模塊聲明5.1.2輸入和輸出端口聲明5.1

Verilog的基本結(jié)構(gòu)5.1.3信號(hào)類型聲明5.1

Verilog的基本結(jié)構(gòu)5.1.4功能描述（1）結(jié)構(gòu)描述結(jié)構(gòu)描述主要用于描述電路中的各種邏輯門(mén)電路、寄存器等結(jié)構(gòu)。（2）數(shù)據(jù)流描述數(shù)據(jù)流描述是一種基于行級(jí)的描述方式，常用于組合電路的描述。5.1

Verilog的基本結(jié)構(gòu)（3）行描述行為描述是一種描述電路行為的方式，相對(duì)于數(shù)據(jù)流描述。5.1.5模塊的實(shí)例化5.1

Verilog的基本結(jié)構(gòu)5.2

Verilog語(yǔ)法知識(shí)5.2.1詞法1.分隔符1）空格和制表符：用來(lái)分隔不同的關(guān)鍵字、運(yùn)算符、標(biāo)識(shí)符等?？崭窈椭票矸赩erilog中被視力相同的分隔符。2）逗號(hào)：用來(lái)分隔參數(shù)、端口、變量等列表中的不同元素。3）分號(hào)：用來(lái)表示語(yǔ)句的結(jié)束，通常在模塊實(shí)例化、過(guò)程塊結(jié)束等語(yǔ)句后使用。4）括號(hào)：用來(lái)表示不同的語(yǔ)句塊、表達(dá)式等，包括圓括號(hào)、方括號(hào)、大括號(hào)等。5.2

Verilog語(yǔ)法知識(shí)2.標(biāo)識(shí)符1）模塊名：用于標(biāo)識(shí)模塊，可以包含字母、數(shù)字和下畫(huà)線。模塊名是唯一的，不能重復(fù)。2）端口名：用于標(biāo)識(shí)模塊的輸入輸出端口，可以包含字母、數(shù)字和下畫(huà)線。5.2

Verilog語(yǔ)法知識(shí)3）信號(hào)名：用于標(biāo)識(shí)各種數(shù)據(jù)類型的變量，包括wire、reg、integer、parameter等。4）參數(shù)名：用于標(biāo)識(shí)模塊的參數(shù)。3.關(guān)鍵字4.注釋5.2

Verilog語(yǔ)法知識(shí)5.2.2常量1.邏輯值常量2.整數(shù)（1）十進(jìn)制整數(shù)表示十進(jìn)制整數(shù)可以使用數(shù)字0~9表示，不帶前綴，可以用負(fù)號(hào)表示負(fù)數(shù)，例如-10表示負(fù)十，100表正一百。（2）二進(jìn)制整數(shù)表示二進(jìn)制整數(shù)使用數(shù)字0和1表示，必須以“b”或“B”作為前綴，例如8'b10110101表示二進(jìn)制數(shù)10110101，長(zhǎng)度力8位。（3）八進(jìn)制整數(shù)表示八進(jìn)制整數(shù)使用數(shù)字0~7表示，必須以“o”或“O”作前綴，例如16‘047表示八進(jìn)制數(shù)47，長(zhǎng)度16位。（4）十六進(jìn)制整數(shù)表示十六進(jìn)制整數(shù)使用數(shù)字0~9和字母A~F（大小寫(xiě)均可）表示，必須以“h”或“H”作為前綴，例如32‘h1A2B3C4D表示十六進(jìn)制數(shù)1A2B3C.4D，長(zhǎng)度32位。5.2

Verilog語(yǔ)法知識(shí)3.買數(shù)5.2

Verilog語(yǔ)法知識(shí)4.字符串5.參數(shù)常量5.2

Verilog語(yǔ)法知識(shí)5.2.3變量1.wire型5.2

Verilog語(yǔ)法知識(shí)2.reg型3.數(shù)字型5.3運(yùn)算符5.3.1算術(shù)運(yùn)算符5.3.1算術(shù)運(yùn)算符1）邏輯非（?。河糜谌》床僮?，例如！a。2）邏輯與（&）：用于執(zhí)行按位邏輯與操作，例如a&b。3）邏輯或（I）：用于執(zhí)行按位邏輯或操作，例如alb。5.3運(yùn)算符4）邏輯異或（^）：用于執(zhí)行按位邏輯異或操作，例如a^b。5）邏輯同或（~^）：用于執(zhí)行按位邏輯同或操作，例如a～b。5.3.3位運(yùn)算符1）按位與（&）：對(duì)兩個(gè)操作數(shù)的每個(gè)二進(jìn)制位執(zhí)行邏輯與操作，結(jié)果是一個(gè)具有相同位數(shù)的新數(shù)。2）按位或（I）：對(duì)兩個(gè)操作數(shù)的每個(gè)二進(jìn)制位執(zhí)行邏輯或操作，結(jié)果是一個(gè)具有相同位數(shù)的新數(shù)。3）按位異或（^）：對(duì)兩個(gè)操作數(shù)的每個(gè)二進(jìn)制位執(zhí)行邏輯異或操作，結(jié)果是一個(gè)具有相同位數(shù)的新數(shù)。4）按位取反（~）：對(duì)操作數(shù)的每個(gè)二進(jìn)制位執(zhí)行邏輯取反操作，結(jié)果是一個(gè)具有相同位數(shù)的新數(shù)。5.3運(yùn)算符5.3.4關(guān)系運(yùn)算符（1）大于（＞）如果左操作數(shù)大于右操作數(shù)，則該運(yùn)算符返回1，否則返回0。（2）小于（<）如果左操作數(shù)小于右操作數(shù)，則該運(yùn)算符返回1，否則返回0。（3）大于或等于（>=）如果左操作數(shù)大于或等于右操作數(shù)，則該運(yùn)算符返回1，否則返回0。（4）小于或等于（＜=）如果左操作數(shù)小于或等于右操作數(shù)，則該運(yùn)算符返回1，否則返回0。5.3.5等式運(yùn)算符（1）相等運(yùn)算符（==）當(dāng)兩個(gè)操作數(shù)相等時(shí)，返回1，否則返回0。（2）不等運(yùn)算符（！=）當(dāng)兩個(gè)操作數(shù)不等時(shí)，返回1，否則返回0。5.3運(yùn)算符5.3運(yùn)算符5.3.6移位運(yùn)算符5.3.6移位運(yùn)算符5.3.7條件運(yùn)算符5.3運(yùn)算符5.3.8位拼接運(yùn)算符（1）1｝運(yùn)算符用于將兩個(gè)或多個(gè)值拼接在一起，形成一個(gè)向量。（2）｛n｛|｝運(yùn)算符用于將一個(gè)值重復(fù)n次并形成一個(gè)向量。（3）｛，｝|運(yùn)算符用于將一個(gè)向量分成幾個(gè)部分，并且每個(gè)部分的位數(shù)可以是不同的。5.4語(yǔ)句5.4.1塊語(yǔ)句5.4.2賦值語(yǔ)句5.4語(yǔ)句5.4.3結(jié)構(gòu)聲明語(yǔ)句5.4.4任務(wù)語(yǔ)句和函數(shù)語(yǔ)句1.任務(wù)語(yǔ)句5.4語(yǔ)句5.4語(yǔ)句2．函數(shù)語(yǔ)句5.4語(yǔ)句5.4.5條件語(yǔ)句（1）if語(yǔ)句i語(yǔ)句用于在滿足某個(gè)條件時(shí)執(zhí)行特定的操作，其基本語(yǔ)法如下：5.4語(yǔ)句5.4語(yǔ)句（2）case語(yǔ)句case語(yǔ)句用于根據(jù)一個(gè)選擇變量的不同取值，執(zhí)行不同的操作，其基本語(yǔ)法如下：5.4語(yǔ)句5.4.6循環(huán)語(yǔ)句1.for循環(huán)5.4語(yǔ)句2.while循環(huán)5.4語(yǔ)句3.forever語(yǔ)句5.4語(yǔ)句4.repeat語(yǔ)句5.4.7編譯預(yù)處理1）'define：用于定義宏，例如defineWIDTH32。2）'ifde/ifndef/else/endif：用于條件編譯，例如'ifdefDEBUG…'endif。3）'include：用于包含文件，例如'include"myfile.v"。5.4語(yǔ)句5.4語(yǔ)句5.4.8系統(tǒng)任務(wù)（1）$display/Swrite用于在仿真時(shí)顯示消息。（2）$monitor用于在仿真時(shí)監(jiān)視信號(hào)的變化。（3）Stime用于獲取當(dāng)前仿真的時(shí)間。（4）$random用于生成偽隨機(jī)數(shù)。（5）$stop/$finish用于停止仿真。（6）$fatal/$error/$warning用于生成致命錯(cuò)誤、一般錯(cuò)誤和警告信息。5.5

Quartus軟件的基本操作與使用5.5.1Quartus簡(jiǎn)介5.5.2QuartusPrime17.1軟件安裝5.5

Quartus軟件的基本操作與使用1）將下載的文件解壓到同一個(gè)文件下，如圖5-2所示，不改變文件夾下文件的位置。2）雙擊“QuartusLiteSetup-17.1.0.590-windows.exe”文件，進(jìn)入安裝界面，如圖5-3所示。3）單擊“Next”按鈕，進(jìn)入“LicenseAgreement”界面，選擇“Iaccepttheagreement”選項(xiàng)，如圖5-4所示。4）單擊“Next”按鈕，進(jìn)入“Installationdirectory”界面，選擇安裝路徑，如圖5-5所示。5.5

Quartus軟件的基本操作與使用5.5

Quartus軟件的基本操作與使用5.5

Quartus軟件的基本操作與使用5）單擊“Next”按鈕，進(jìn)入“SelectComponents”界面，選擇對(duì)應(yīng)的器件庫(kù)，并選擇仿真軟件ModelSim，如圖5-6所示。5.5

Quartus軟件的基本操作與使用6）單擊“Next”按鈕，進(jìn)入“ReadytoInstall”界面，在此界面確認(rèn)上述幾步操作設(shè)定的安裝信息，如圖5-7所示。5.5

Quartus軟件的基本操作與使用7）單擊“Next”按鈕，進(jìn)入“Installing”界面，顯示安裝的進(jìn)度信息，如圖5-8所示。5.5

Quartus軟件的基本操作與使用8）安裝完成后，進(jìn)入安裝完成界面，顯示軟件安裝成功后的勾選框信息，如圖5-9所示。9）單擊“Finish”按鈕，完成QuartusPrime軟件、選擇的元器件及ModelSim軟件的安裝。5.5

Quartus軟件的基本操作與使用5.5.3QuartusPrime17.1的基本操作1）単由“始”→所有程序”→“Allera”→QuartusPrime17.1”，或者雙擊桌面上的QuartusPrime快捷方式圖標(biāo)，運(yùn)行QuartusPrime17.1軟件，出現(xiàn)圖5-10所不界面。5.5

Quartus軟件的基本操作與使用2）單擊“File”?“NewProjectWizard”，新建一個(gè)工程，如圖5-11所示。5.5

Quartus軟件的基本操作與使用2）單擊“File”“NewProjectWizard”，新建一個(gè)工程，如圖5-11所示。5.5

Quartus軟件的基本操作與使用3）單擊圖5-11中的“Next”按鈕進(jìn)入工程名稱設(shè)定對(duì)話框，如圖5-12所示。5.5

Quartus軟件的基本操作與使用4）單擊“Next”按鈕，進(jìn)入工程類型選擇界面，此處可以選擇新建一個(gè)空的工程（Emptyproject）或者工程模板（Projecttemplate），如圖5-13所示。5.5

Quartus軟件的基本操作與使用5）單擊“Next”按鈕，進(jìn)入添加設(shè)計(jì)文件界面，如圖5-14所示。5.5

Quartus軟件的基本操作與使用6）單擊“Next”按鈕，進(jìn)入器件選擇界面，在此選擇合適的PLD/FPGA芯片型號(hào)，如圖5-15所示。5.5

Quartus軟件的基本操作與使用7）單擊“Next”按鈕，進(jìn)入EDA工具設(shè)置界面，在此選擇EDA綜合、仿真、時(shí)序分析工具，如圖5-16所示。8）單擊“Next”按鈕，出現(xiàn)新工程的所有設(shè)定信息，如圖5-17所示，單擊“Finish”按鈕完成新工程的建立。9）單擊“File”?“New”，彈出新建對(duì)話框，在“DesignFiles”選項(xiàng)下選擇“VerilogHDLFile”，如圖5-18所示。5.5

Quartus軟件的基本操作與使用5.5

Quartus軟件的基本操作與使用10）建立了VerilogHIDL文件后，則自動(dòng)打開(kāi)VerilogHDL編程界面，如圖5-19所示。5.5

Quartus軟件的基本操作與使用11）在編程界面中進(jìn)行程序的編寫(xiě)。12）代碼輸入結(jié)束后，單擊“Processing”“StartCompilation”對(duì)編寫(xiě)的代碼進(jìn)行編譯，直到編譯通過(guò)。13）編譯通過(guò)后才能在工程中進(jìn)行仿真，可以仿真整個(gè)設(shè)計(jì)，也可以只仿真設(shè)計(jì)的一部分。5.5

Quartus軟件的基本操作與使用14）單擊“OK”按鈕，彈出圖5-22所示的信號(hào)仿真界面，在“Name”區(qū)域雙擊以添加觀察信號(hào)，彈出圖5-23所示對(duì)話框。5.5

Quartus軟件的基本操作與使用15）單擊“NodeFinder”按鈕，彈出圖5-24所示的對(duì)話框。5.5

Quartus軟件的基本操作與使用16）信號(hào)選擇確認(rèn)后，回到信號(hào)仿真界面，如圖5-26所示，所選擇的信號(hào)已經(jīng)添加到信號(hào)仿真界面。5.5

Quartus軟件的基本操作與使用5.5

Quartus軟件的基本操作與使用17）添加信號(hào)后，還需要選擇和調(diào)整相應(yīng)的激勵(lì)輸入信號(hào)。5.5

Quartus軟件的基本操作與使用18）單擊“Simulation”>“RunFunctionalSimulation”，系統(tǒng)開(kāi)始仿真。19）仿真結(jié)束后，顯示界面如圖5-29所示，圖中cout、sum的波形為仿真得到的波形，可查看此仿真結(jié)果是否符合電路設(shè)計(jì)要求。5.6可編程邏輯器件5.6.1可編程邏輯器件的種類1.CPLD（1）可預(yù)測(cè)的計(jì)時(shí)特性由于CPLD的結(jié)構(gòu)固定，因此其計(jì)時(shí)特性是可預(yù)測(cè)的，這便得它在需要嚴(yán)格計(jì)時(shí)控制的設(shè)計(jì)中非常有用。（2）非易失性CPLD使用閃存或抗熔絲技術(shù)進(jìn)行編程，因此它是非易失性的。（3）低功耗相比于FPGA，CPL.D通常具有較低的靜態(tài)和動(dòng)態(tài)功耗。5.6可編程邏輯器件2.FPGA（1）高度靈活性FPGA的可編程邏輯塊和可編程的路由資源提供了極高的設(shè)計(jì)靈活性，使得它能夠?qū)崿F(xiàn)各種復(fù)雜的數(shù)字設(shè)計(jì)。（2）高門(mén)密度FPGA通常提供了極高的門(mén)密度，這使得它能夠?qū)崿F(xiàn)非常復(fù)雜的設(shè)計(jì)。（3）易失性FPGA通常使用SRAM進(jìn)行編程，因此它是易失性的。（4）高性能FPGA通常提供了非常高的性能，尤其是在處理并行計(jì)算和信號(hào)處理任務(wù)時(shí)。3.CPLD和FPGA的適用場(chǎng)景5.6可編程邏輯器件5.6.2基于可編程邏輯器件的設(shè)計(jì)流程1.設(shè)計(jì)輸入2.邏輯綜合3.適配4.編程5.仿真測(cè)試5.6可編程邏輯器件5.6.3可編程邏輯器件的優(yōu)缺點(diǎn)1.PLD的優(yōu)點(diǎn)（1）靈活性PLD（如FPGA和CPLD）的最大優(yōu)點(diǎn)就是其靈活性。（2）可重配置性FPGA和CPLD都是可重配置的，這意味著設(shè)計(jì)人員可以在設(shè)備工作過(guò)程中或者之后修改其硬件配置。（3）并行處理能力PLD可以并行執(zhí)行多個(gè)操作，這使得它在處理并行計(jì)算和信號(hào)處理任務(wù)時(shí)具有較高的效率。（4）快速原型設(shè)計(jì)使用PL.D，設(shè)計(jì)人員可以快速地進(jìn)行原型設(shè)計(jì)和驗(yàn)證，大大縮短了產(chǎn)品的開(kāi)發(fā)周期。2.PLD的缺點(diǎn)（1）功耗盡管現(xiàn)代的PLD已經(jīng)作了許多功耗優(yōu)化，但是相比于定制的ASIC芯片，F(xiàn)PGA和CPLD5.6可編程邏輯器件通常仍然具有較高的功耗。（2）成本在大規(guī)模生產(chǎn)時(shí)，PLD的成本通常高于定制的ASIC芯片。（3）性能由于FPGA和CPLD的資源是通用和可編程的，因此它們的性能通常無(wú)法達(dá)到定制的ASIC芯片的水平。（4）易失性許多FPGA使用SRAM進(jìn)行編程，因此它是易失性的，即當(dāng)電源關(guān)閉后，其配置信息將會(huì)丟失，需要在每次上電時(shí)重新配置。3.與傳統(tǒng)的數(shù)字電路設(shè)計(jì)方法進(jìn)行比較（1）復(fù)雜性和可擴(kuò)展性基本的數(shù)字電路器件通常用于實(shí)現(xiàn)簡(jiǎn)單的邏輯功能，而且當(dāng)設(shè)計(jì)的復(fù)雜性增加時(shí)，使用這些基本器件的難度也會(huì)隨之增加。（2）靈活性和重用性使用基本的數(shù)字電路器件實(shí)現(xiàn)的設(shè)計(jì)通常是固定的，一旦硬件被實(shí)現(xiàn)，就很難修改或更新。（3）開(kāi)發(fā)周期和成本使用基本的數(shù)字電路器件實(shí)現(xiàn)設(shè)計(jì)通常需要較長(zhǎng)的開(kāi)發(fā)周期和較高的成本，5.6可編程邏輯器件因?yàn)檫@可能需要進(jìn)行物理的硬件設(shè)計(jì)、制造和測(cè)試。5.6.4可編程邏輯器件在現(xiàn)代電子系統(tǒng)設(shè)計(jì)中的應(yīng)用（1）嵌入式系統(tǒng)設(shè)計(jì)PLD，尤其是FPGA，由于其在處理并行運(yùn)算和實(shí)時(shí)任務(wù)方面的優(yōu)勢(shì)，常被用于嵌入式系統(tǒng)設(shè)計(jì)。（2）高性能計(jì)算在高性能計(jì)算領(lǐng)域，F(xiàn)PGA通常用作計(jì)算加速器。（3）數(shù)字信號(hào)處理（DSP）在音頻和視頻處理領(lǐng)域，F(xiàn)PGA可以用來(lái)實(shí)現(xiàn)各種復(fù)雜的數(shù)字信號(hào)處理算法。（4）通信系統(tǒng)設(shè)計(jì)在無(wú)線通信領(lǐng)域，F(xiàn)PGA可以用來(lái)實(shí)現(xiàn)各種先進(jìn)的通信協(xié)議。（5）系統(tǒng)測(cè)試和驗(yàn)證FPGA的可重配置性使其可以用于電子系統(tǒng)的測(cè)試和驗(yàn)證。（6）原型設(shè)計(jì)FPGA和CPLD的靈活性和快速原型能力使其在新產(chǎn)品開(kāi)發(fā)過(guò)程中非常有價(jià)值。（7）網(wǎng)絡(luò)設(shè)備在網(wǎng)絡(luò)設(shè)備中，如交換機(jī)、路由器、防火墻等，F(xiàn)PGA也有廣泛的應(yīng)用。（8）存儲(chǔ)系統(tǒng)在數(shù)據(jù)存儲(chǔ)系統(tǒng)中，F(xiàn)PGA可以用來(lái)實(shí)現(xiàn)高性能的數(shù)據(jù)處理和管理功能。5.6可編程邏輯器件（9）人工智能和機(jī)器學(xué)習(xí)在人工智能和機(jī)器學(xué)習(xí)領(lǐng)域，F(xiàn)PGA可以用來(lái)實(shí)現(xiàn)高效的深度學(xué)習(xí)模型計(jì)算。（10）宇航和軍事應(yīng)用在宇航和軍事領(lǐng)域，F(xiàn)PGA由于其高性能、高可靠性和抗輻射能力，被廣泛應(yīng)用于各種系統(tǒng)中。5.6.5可編程邏輯器件的未來(lái)發(fā)展趨勢(shì)（1）高度集成與系統(tǒng)級(jí)芯片未來(lái)PLD將進(jìn)一步實(shí)現(xiàn)高度集成，通過(guò)集成處理器核、存儲(chǔ)器、模擬電路、射頻電路等功能于單一芯片，形成更為緊湊的系統(tǒng)級(jí)芯片（SoC.）。（2）新型邏輯架構(gòu)與新材料隨著半導(dǎo)體技術(shù)的發(fā)展，PLD將采用新型邏輯架構(gòu)與新材料，以提高器件的性能與能效。（3）人工智能與機(jī)器學(xué)習(xí)人工智能機(jī)器學(xué)習(xí)（ML）技術(shù)的發(fā)展將為PLD帶來(lái)新的應(yīng)用領(lǐng)域。（4）低功耗與能效優(yōu)化隨著物聯(lián)網(wǎng)、移動(dòng)設(shè)備等應(yīng)用場(chǎng)景的拓展，低功耗成力PLD發(fā)展的重要趨勢(shì)。5.6可編程邏輯器件（5）安全與可靠性隨著網(wǎng)絡(luò)安全需求的提高，PLD在安全與可靠性方面也將取得更大的進(jìn)步。（6）開(kāi)源硬件與設(shè)計(jì)生態(tài)系統(tǒng)開(kāi)源硬件與設(shè)計(jì)生態(tài)系統(tǒng)將成為PLD發(fā)展的重要趨勢(shì)。（7）易用性與開(kāi)發(fā)工具的提升為了降低設(shè)計(jì)者的開(kāi)發(fā)門(mén)檻，提高開(kāi)發(fā)效率，PLD廠商將進(jìn)一步完善開(kāi)發(fā)工具與設(shè)計(jì)資源，例如提供更豐富的IP核庫(kù)、更易用的開(kāi)發(fā)環(huán)境、更詳細(xì)的技術(shù)支持等。（8）云計(jì)算與邊緣計(jì)算的融合隨著云計(jì)算與邊緣計(jì)算技術(shù)的發(fā)展，PLD將在數(shù)據(jù)中心和邊緣計(jì)算設(shè)備中發(fā)揮更重要的作用。第6章組合邏輯電路6.1組合邏輯電路的分析①根據(jù)邏輯電路圖列出所有的邏輯表達(dá)式；如果電路結(jié)構(gòu)略顯復(fù)雜，可以將電路分為幾個(gè)部分，逐級(jí)列出邏輯表達(dá)式。②根據(jù)實(shí)際情況或要求，對(duì)邏輯表達(dá)式進(jìn)行變換和化簡(jiǎn)。③列出真值表。④分析電路的邏輯功能。6.1組合邏輯電路的分析6.1組合邏輯電路的分析6.1組合邏輯電路的分析6.1組合邏輯電路的分析6.1組合邏輯電路的分析6.2組合邏輯電路的設(shè)計(jì)①對(duì)實(shí)際問(wèn)題進(jìn)行邏輯抽象，列出真值表。②寫(xiě)出邏輯表達(dá)式，根據(jù)設(shè)計(jì)要求，進(jìn)行化簡(jiǎn)或變換。③畫(huà)出邏輯電路圖。④進(jìn)行邏輯功能的仿真驗(yàn)證。⑤完成實(shí)物。6.2組合邏輯電路的設(shè)計(jì)6.2組合邏輯電路的設(shè)計(jì)6.2組合邏輯電路的設(shè)計(jì)6.2組合邏輯電路的設(shè)計(jì)6.2組合邏輯電路的設(shè)計(jì)6.2組合邏輯電路的設(shè)計(jì)6.2組合邏輯電路的設(shè)計(jì)6.2組合邏輯電路的設(shè)計(jì)6.3組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)6.3.1競(jìng)爭(zhēng)與冒險(xiǎn)產(chǎn)生的原因6.3組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)6.3組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)6.3.2冒險(xiǎn)現(xiàn)象的判斷1.代數(shù)法2.卡諾圖法6.3組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)6.3.3冒險(xiǎn)現(xiàn)象的消除方法1.增加冗余項(xiàng)6.3組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)2.增加選通信號(hào)6.4常用的組合邏輯功能器件6.4.1基于功能器件的數(shù)字系統(tǒng)6.4常用的組合邏輯功能器件6.4.2編碼器1.二-十進(jìn)制編碼器6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件2.二進(jìn)制編碼器6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件6.4常用的組合邏輯功能器件