數(shù)字系統(tǒng)設計工程實踐知到智慧樹章節(jié)測試課后答案2024年秋寧波大學

數(shù)字系統(tǒng)設計工程實踐知到智慧樹章節(jié)測試課后答案2024年秋寧波大學第一章單元測試

1moduleup_down(clk,rst,result,c_out);

2inputclk,rst;

3output[5:0]result;

4outputc_out;

5always@(posedgeclkornegedgerst)

6if(rst)

7begin

8result<=0;

9c_out<=0;

10end

11elseif(result==59)

12begin

13result<=0;

14c_out<=1;

15else

16result<=result+1;

17c_out<=0;

18end

19endmodule;

上面是一段描述具有異步清零，帶進位輸出的60進制的累加電路的Verilog描述，請指出該代碼中不符合Verilog語法的地方。（）

A:語句19刪除“；”B:語句6改為!rst；C:語句3和4沒有將變量定義為reg類型；D:語句12和18分別缺少end和begin；

答案:語句19刪除“；”；語句6改為!rst；；語句3和4沒有將變量定義為reg類型；；語句12和18分別缺少end和begin；Verilog中，常數(shù)`h11表示（）

A:8位的十六進制；B:32位的十六進制；C:對應十進制數(shù)17；D:對應十進制數(shù)3

答案:32位的十六進制；；對應十進制數(shù)17；導致verilog代碼隱含透明Latch的原因：（）

A:case結(jié)構(gòu)不完整;B:電路存在反饋回路;C:敏感信號列表不完整;D:if結(jié)構(gòu)不完整;

答案:case結(jié)構(gòu)不完整;；電路存在反饋回路;；敏感信號列表不完整;；if結(jié)構(gòu)不完整;下面哪些Verilog描述會導致代碼不可綜合（）

A:同一寄存器變量在不同的always塊中被賦值；B:存在for語句；C:包含延時的賦值語句；D:異步復位信號的觸發(fā)條件與清零的判斷條件邏輯上有矛盾，而無法起到清零作用；

答案:同一寄存器變量在不同的always塊中被賦值；；包含延時的賦值語句；關(guān)于reg類型變量，下面描述正確的是：（）

A:輸入變量不能用reg類型；B:連續(xù)賦值(assign)中，被賦值量不能為reg；C:在過程語句（always，initial）中，被賦值的量必須是reg；D:reg變量綜合后對應觸發(fā)器或Latch。

答案:輸入變量不能用reg類型；；連續(xù)賦值(assign)中，被賦值量不能為reg；；在過程語句（always，initial）中，被賦值的量必須是reg；

第二章單元測試

在編譯綜合后的下載環(huán)節(jié)，QuartusII找不到USB下載器硬件的原因可能是（）

A:電腦的USB接口有故障B:USBblaster的驅(qū)動沒有正確安裝C:下載線沒有連接到電腦的USB口D:下載器的連接線有問題

答案:電腦的USB接口有故障；USBblaster的驅(qū)動沒有正確安裝；下載線沒有連接到電腦的USB口；下載器的連接線有問題在完成數(shù)字系統(tǒng)設計后，下載到實驗箱前要完成哪些步驟？（）

A:正確連接實驗箱的下載線到電腦的USB口B:連接實驗箱的電源線C:選擇合適的工作模式，進行引腳分配并重新編譯D:在Programer下的硬件找到USBblaster并選中

答案:正確連接實驗箱的下載線到電腦的USB口；連接實驗箱的電源線；選擇合適的工作模式，進行引腳分配并重新編譯；在Programer下的硬件找到USBblaster并選中如果數(shù)字系統(tǒng)需要通過多次按動一個按鍵來實現(xiàn)某設置量值的遞增或遞減，應選擇該按鍵為（）

A:16進制模式B:擴展輸入接口C:電平模式D:單脈沖模式

答案:單脈沖模式如果數(shù)字系統(tǒng)要實現(xiàn)對模擬信號采集并處理后輸出，這樣的系統(tǒng)應該選擇哪種工作模式（）

A:工作模式2B:工作模式3C:工作模式1D:工作模式4

答案:工作模式3如果基于FPGA芯片設計的數(shù)字系統(tǒng)，在測試階段不小心使實驗箱斷電，再繼續(xù)測試時需要重新下載。（）

A:錯B:對

答案:對

第三章單元測試

模擬電路相比，數(shù)字電路主要的優(yōu)點有（）。

A:保密性好B:容易設計C:通用性強D:抗干擾能力強

答案:保密性好；通用性強；抗干擾能力強邏輯變量的取值1和0可以表示：（）。

A:電位的高、低B:真與假C:開關(guān)的閉合、斷開D:電流的有、無

答案:電位的高、低；真與假；開關(guān)的閉合、斷開；電流的有、無數(shù)字信號是：（）。

A:時間和幅值上離散的信號B:時間和幅值上連續(xù)變化的信號C:時間上連續(xù)、幅值上離散變化的信號D:時間上離散、幅值上連續(xù)變化的信號

答案:時間和幅值上離散的信號數(shù)字電路中，晶體管的工作處于狀態(tài)：（）。

A:飽和B:放大C:開關(guān)D:截止

答案:開關(guān)電子系統(tǒng)是指由若干相互連接、相互作用的電子電路和部件組成的，能夠完成一定功能的電路整體。（）

A:錯B:對

答案:對

第四章單元測試

單項選擇題：十六進制頻率顯示為12.8Hz，實際的十進制頻率是多少？（）

A:18.5Hz；B:16.5Hz。C:18.1Hz；D:16.1Hz；

答案:18.5Hz；下列關(guān)于相干合成法不正確的是（）

A:體積大、結(jié)構(gòu)復雜。B:相位噪聲低；C:使用多個晶體參考頻率源；D:頻率轉(zhuǎn)換時間短；

答案:使用多個晶體參考頻率源；直接數(shù)字頻率合成由模擬振蕩器產(chǎn)生參考頻率源，再經(jīng)諧波發(fā)生器產(chǎn)生一系列諧波，然后經(jīng)混頻、分頻和濾波等處理產(chǎn)生大量的離散頻率。（）

A:錯B:對

答案:錯DDS波形存儲器的本質(zhì)是信號相位與幅值映射表。（）

A:對B:錯

答案:對DDS頻率合成器，時鐘頻率為1024KHz、相位累加器N=15，可計算最小合成頻率為31.25Hz。（）

A:對B:錯

答案:對

第五章單元測試

FPGA的主要特點包括哪些？（）

A:適用于并行處理B:靈活性強C:功耗低D:可編程性高

答案:適用于并行處理；靈活性強；可編程性高頻率計的主要測量方法有哪幾種？（）

A:直接測量法B:相位測量法假C:等精度測量法D:周期測量法

答案:直接測量法；等精度測量法；周期測量法在頻率計測量中，占空比是如何計算的？（）

A:高電平計數(shù)值/總計數(shù)值B:低電平計數(shù)值/總計數(shù)值C:高電平計數(shù)值/低電平計數(shù)值D:高電平時間/總時間

答案:高電平計數(shù)值/總計數(shù)值等精度頻率計設計中，為何需要等精度測量？（）

A:縮小測量范圍B:提高測量精度C:減小測量精度D:擴大測量范圍

答案:提高測量精度等精度頻率計在測量高頻和低頻信號時具有相同的誤差。（）

A:對B:錯

答案:對

第六章單元測試

對于0~5V輸入，8位精度ADC芯片，其輸入電壓與量化后的數(shù)字量之間的關(guān)系為（）。

A:B:C:D:

答案:AD轉(zhuǎn)換器的轉(zhuǎn)換過程包括（）。

A:量化B:采樣C:編碼D:解碼

答案:量化；采樣；編碼若信號采集回放系統(tǒng)的ADC芯片的輸入電壓幅度超出量程，則可能（）。

A:需重新調(diào)整輸入電壓幅度使其位于有效量程內(nèi)B:ADC芯片損壞C:輸出端顯示的信號失真D:仍可以在系統(tǒng)輸出端顯示完整的信號

答案:需重新調(diào)整