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第七章異步時(shí)序邏輯電路

時(shí)序邏輯電路(從控制時(shí)序狀態(tài)的脈沖源來(lái)分)同步:邏輯電路中所有觸發(fā)器由一個(gè)統(tǒng)一的時(shí)鐘脈沖

源控制異步:沒(méi)有統(tǒng)一的時(shí)鐘脈沖脈沖異步時(shí)序邏輯

電路電平異步時(shí)序邏輯

電路(重點(diǎn))第一節(jié)脈沖異步時(shí)序邏輯電路脈沖異步時(shí)序邏輯電路的存儲(chǔ)電路,可由時(shí)鐘控制觸發(fā)器或非時(shí)鐘控制觸發(fā)器組成,輸入信號(hào)為脈沖信號(hào)。電路的一般結(jié)構(gòu)如圖7-1所示。輸入脈沖信號(hào)必須滿足如下約束:

1.輸入脈沖的寬度,必須保證觸發(fā)器可靠翻轉(zhuǎn)2.輸入脈沖的間隔,必須保證前一個(gè)脈沖引起的電路響應(yīng)完全結(jié)束后,后一個(gè)脈沖才能到來(lái)3.不允許在兩個(gè)或兩個(gè)以上輸入端同時(shí)出現(xiàn)脈沖脈沖異步時(shí)序邏輯電路一、脈沖異步時(shí)序邏輯電路的分析脈沖異步時(shí)序邏輯電路的分析方法與同步時(shí)序邏輯電路大致相同。分析步驟如下:

脈沖異步時(shí)序邏輯電路的分析

①寫出電路的輸出函數(shù)和激勵(lì)函數(shù)表達(dá)式②列出電路次態(tài)真值表或次態(tài)方程組③作出狀態(tài)表和狀態(tài)圖④畫出時(shí)間圖并用文字描述電路的邏輯功能顯然,脈沖異步時(shí)序邏輯電路分析步驟與同步時(shí)序邏輯電路的完全相同。但是,由于脈沖異步時(shí)序邏輯電路沒(méi)有統(tǒng)一的時(shí)鐘脈沖以及對(duì)輸入信號(hào)的約束,因此,在具體步驟的實(shí)施上是有區(qū)別的。其差別主要表現(xiàn)為以下兩點(diǎn)。

第一、當(dāng)存儲(chǔ)元件采用時(shí)鐘控制觸發(fā)器時(shí),對(duì)觸發(fā)器的時(shí)鐘控制

端應(yīng)作為激勵(lì)函數(shù)處理。若采用非時(shí)鐘控制觸發(fā)器,則應(yīng)注意到觸發(fā)器輸入端

的脈沖信號(hào)

第二、由于不允許兩個(gè)或兩個(gè)以上輸入端同時(shí)出現(xiàn)脈沖,加之輸

入端無(wú)脈沖出現(xiàn)時(shí),電路狀態(tài)不會(huì)發(fā)生變化。脈沖異步時(shí)序邏輯電路的分析脈沖異步時(shí)序邏輯電路的分析·例題詳解例7-1分析圖7-2所示脈沖異步時(shí)序邏輯電路,指出該電

路功能。解:該電路由兩個(gè)J-K觸發(fā)器和一個(gè)與門組成,有一個(gè)輸入端x和一個(gè)輸出端Z,輸出是輸入和狀態(tài)的函數(shù),屬于Mealy型脈沖異步時(shí)序電路。1)寫出輸出函數(shù)和激勵(lì)函數(shù)表達(dá)式

脈沖異步時(shí)序邏輯電路的分析2)列出電路次態(tài)真值表

分析:由于電路中的兩個(gè)J-K觸發(fā)器沒(méi)有統(tǒng)一的時(shí)鐘脈沖控制,所以,分析電路狀態(tài)轉(zhuǎn)移時(shí),應(yīng)特別注意各觸發(fā)器時(shí)鐘端何時(shí)有脈沖作用。J-K觸發(fā)器的狀態(tài)轉(zhuǎn)移發(fā)生在時(shí)鐘端脈沖負(fù)跳變的瞬間,在次態(tài)真值表中用“↓”表示。僅當(dāng)時(shí)鐘端有“↓”出現(xiàn)時(shí),相應(yīng)觸發(fā)器狀態(tài)才能發(fā)生變化,否則狀態(tài)不變。據(jù)此,可列出該電路的次態(tài)真值表如表7-1所示。表中,x為1表示輸入端有脈沖出現(xiàn),考慮到輸入端無(wú)脈沖出現(xiàn)時(shí)電路狀態(tài)不變,故省略了x為0的情況。脈沖異步時(shí)序邏輯電路的分析3)作出狀態(tài)表和狀態(tài)圖

根據(jù)表7-1所示次態(tài)真值表和輸出函數(shù)

表達(dá)式可作出該電路的狀態(tài)表

如右表7-2所示狀態(tài)圖如下圖7-3所示脈沖異步時(shí)序邏輯電路的分析3)畫出時(shí)間圖并說(shuō)明電路邏輯功能

為了進(jìn)一步描述該電路在輸入脈沖作用下的狀態(tài)和輸出變化過(guò)程,可根據(jù)狀態(tài)表或狀態(tài)圖畫出該電路的時(shí)間圖如圖7-4所示。

功能分析:

由狀態(tài)圖和時(shí)間圖可知,該電路是一個(gè)模4加1計(jì)數(shù)器,當(dāng)收到第四個(gè)輸入脈沖時(shí),電路產(chǎn)生一個(gè)進(jìn)位輸出脈沖。脈沖異步時(shí)序邏輯電路的分析例7-2分析圖7-5所示脈沖異步時(shí)序邏輯電路解:該電路的存儲(chǔ)電路部分由兩個(gè)與非門構(gòu)成的基本R-S觸發(fā)器組成。電路有3個(gè)輸入端x1、x2和x3,一個(gè)輸出端Z,輸出Z是狀態(tài)變量的函數(shù),屬于Moore型脈沖異步時(shí)序電路。1)寫出輸出函數(shù)和激勵(lì)函數(shù)表

達(dá)式

脈沖異步時(shí)序邏輯電路的分析2)列出電路次態(tài)真值表

脈沖異步時(shí)序邏輯電路的分析3)作出狀態(tài)表和狀態(tài)圖根據(jù)真值表和電路輸出函數(shù)表達(dá)式,可作出該電路的狀態(tài)表如下表所示,狀態(tài)圖如右下圖所示。脈沖異步時(shí)序邏輯電路的分析4)畫出時(shí)間圖并說(shuō)明電路功能

假定輸入端x1、x2、x3出現(xiàn)脈沖的順序依次為x1-x2-x1-x3-x1-x2-x3-x2,根據(jù)狀態(tài)表或狀態(tài)圖可作出時(shí)間圖如圖7-7所示。圖中,假定電路狀態(tài)轉(zhuǎn)換發(fā)生在輸入脈沖作用結(jié)束時(shí),因此,轉(zhuǎn)換時(shí)刻與脈沖后沿對(duì)齊。功能分析:由狀態(tài)圖和時(shí)間圖可知,在該電路中,當(dāng)3個(gè)輸入端按x1、x2、x3的順序依次出現(xiàn)脈沖時(shí),產(chǎn)生一個(gè)1輸出信號(hào),其他情況下輸出為0。因此,該電路是一個(gè)x1-x2-x3序列檢測(cè)器。二、脈沖異步時(shí)序邏輯電路的設(shè)計(jì)脈沖異步時(shí)序邏輯電路的設(shè)計(jì)在脈沖異步時(shí)序邏輯電路設(shè)計(jì)中,應(yīng)注意以下兩點(diǎn):1.由于不允許兩個(gè)或兩個(gè)以上輸入端同時(shí)為1(用1表示有脈沖出現(xiàn)),所以,形成原始狀態(tài)圖和原始狀態(tài)表時(shí),若有多個(gè)輸入信號(hào),則只需考慮多個(gè)輸入信號(hào)中僅一個(gè)為1的情況,從而使問(wèn)題的描述得以簡(jiǎn)化。此外,在確定激勵(lì)函數(shù)和輸出函數(shù)時(shí),可將兩個(gè)或兩個(gè)以上輸入同時(shí)為1的情況,作為無(wú)關(guān)條件處理。無(wú)疑,這有利于函數(shù)的簡(jiǎn)化。2.由于電路中沒(méi)有統(tǒng)一的時(shí)鐘脈沖,因此,當(dāng)存儲(chǔ)電路采用帶時(shí)鐘控制端的觸發(fā)器時(shí),觸發(fā)器的時(shí)鐘端是作為激勵(lì)函數(shù)處理的。這就意味著可以通過(guò)控制其時(shí)鐘端輸入脈沖的有、無(wú)來(lái)控制觸發(fā)器的翻轉(zhuǎn)或不翻轉(zhuǎn)。

脈沖異步時(shí)序邏輯電路的設(shè)計(jì)基于以上思想,在設(shè)計(jì)脈沖異步時(shí)序邏輯電路時(shí),可列出四種常用時(shí)鐘控制觸發(fā)器的激勵(lì)表,如表7-5~表7-8所示。脈沖異步時(shí)序邏輯電路的設(shè)計(jì)·例題詳解例7-3用T觸發(fā)器作為存儲(chǔ)元件,設(shè)計(jì)一個(gè)異步模8加1計(jì)數(shù)器,該電路對(duì)輸入端x出現(xiàn)的脈沖進(jìn)行計(jì)數(shù),當(dāng)收到第八個(gè)脈沖時(shí),輸出端Z產(chǎn)生一個(gè)進(jìn)位輸出脈沖。解:該電路的狀態(tài)數(shù)目和狀態(tài)轉(zhuǎn)換關(guān)系均非常清楚,故可直接作出二制狀態(tài)圖和狀態(tài)表。并由題意可知,電路模型為Mealy型。1)作出狀態(tài)圖和狀態(tài)表設(shè)電路初始狀態(tài)為000,狀態(tài)

變量用Q2、Q1、Q0表示狀態(tài)圖如右圖7-8所示脈沖異步時(shí)序邏輯電路的設(shè)計(jì)

二進(jìn)制狀態(tài)表如下表7-9所示2)確定激勵(lì)函數(shù)和輸出函數(shù)

假定狀態(tài)不變時(shí),令相應(yīng)觸發(fā)器的時(shí)鐘端為0,輸入端T任意;而狀態(tài)需要改變時(shí),令相應(yīng)觸發(fā)器的時(shí)鐘端為1(有脈沖出現(xiàn)),T端為1。根據(jù)表7-9所示狀態(tài)表,可得到x為1時(shí)的激勵(lì)函數(shù)和輸出函數(shù)真值表如表7-10所示。脈沖異步時(shí)序邏輯電路的設(shè)計(jì)根據(jù)表7-10,并考慮到x為0(無(wú)脈沖輸入)時(shí),電路狀態(tài)不變,可令各觸發(fā)器時(shí)鐘端為0,輸入端T隨意??傻玫胶?jiǎn)化后的激勵(lì)函數(shù)和輸出函數(shù)表達(dá)式如下:脈沖異步時(shí)序邏輯電路的設(shè)計(jì)3)畫出邏輯電路圖根據(jù)激勵(lì)函數(shù)和輸出函數(shù)表達(dá)式,可畫出實(shí)現(xiàn)給定要求的邏輯電路圖如下圖7-9所示。脈沖異步時(shí)序邏輯電路的設(shè)計(jì)例7-4用D觸發(fā)器作為存儲(chǔ)元件,設(shè)計(jì)一個(gè)x1-x2-x2序列檢測(cè)器。該電路有兩個(gè)輸入x1和x2,一個(gè)輸出Z。僅當(dāng)x1輸入一個(gè)脈沖后,x2連續(xù)輸入兩個(gè)脈沖時(shí),輸出端Z由0變?yōu)?,該1信號(hào)將一直維持到輸入端x1或x2再出現(xiàn)脈沖時(shí)才由1變?yōu)?。其輸入、輸出時(shí)間圖如圖7-10所示。解:由題意可知,該序列檢測(cè)器為Moore型脈沖異步時(shí)序電路。1)作出原始狀態(tài)圖和原始狀態(tài)表脈沖異步時(shí)序邏輯電路的設(shè)計(jì)

設(shè)初始狀態(tài)為A,根據(jù)題意可作出原始狀態(tài)圖如圖7-11所示,原始狀態(tài)表如表7-11所示。為了清晰起見(jiàn),圖、表中用x1表示x1端有脈沖輸入,x2表示x2端有脈沖輸入。脈沖異步時(shí)序邏輯電路的設(shè)計(jì)2)狀態(tài)化簡(jiǎn)用隱含表法檢查表7-11所示狀態(tài)表,可知該狀態(tài)表中的狀態(tài)均不等效,即已為最簡(jiǎn)狀態(tài)表3)狀態(tài)編碼由于最簡(jiǎn)狀態(tài)表中有4個(gè)狀態(tài),故需用2位二進(jìn)制代碼表示。設(shè)狀態(tài)變量用Q2、Q1表示,根據(jù)相鄰編碼法的原則,可采用表7-12所示編碼方案。并由表7-11、表7-12得到二進(jìn)制狀態(tài)表如表7-13所示。脈沖異步時(shí)序邏輯電路的設(shè)計(jì)4)確定輸出函數(shù)和激勵(lì)函數(shù)假定次態(tài)與現(xiàn)態(tài)相同時(shí),令D端取值與狀態(tài)相同,時(shí)鐘端取值隨意;次態(tài)與現(xiàn)態(tài)不同時(shí),令D端取值與次態(tài)相同,時(shí)鐘端取值為1(有脈沖出現(xiàn))。根據(jù)表7-13所示狀態(tài)表,可得到激勵(lì)函數(shù)和輸出函數(shù)真值表如表7-14所示。脈沖異步時(shí)序邏輯電路的設(shè)計(jì)令輸入端無(wú)脈沖出現(xiàn)時(shí),各觸發(fā)器時(shí)鐘端為0,輸入端取任意值“×”,并將兩個(gè)輸入端同時(shí)為1(不允許)作為無(wú)關(guān)條件處理,可得到激勵(lì)函數(shù)和輸出函數(shù)卡諾圖如圖7-12所示。脈沖異步時(shí)序邏輯電路的設(shè)計(jì)用卡諾圖化簡(jiǎn)后的激勵(lì)函數(shù)和輸出函數(shù)如下:5)畫出邏輯電路圖根據(jù)激勵(lì)函數(shù)和輸出函數(shù)表達(dá)式,可畫出該序列檢測(cè)器的邏輯電路圖如圖7-13所示。電平異步時(shí)序邏輯電路第二節(jié)電平異步時(shí)序邏輯電路

電平信號(hào):是指信號(hào)的0值和1值的持續(xù)時(shí)間是隨意的,它以電位的變化作為信號(hào)的變化。

事實(shí)上,脈沖信號(hào)只不過(guò)是電平信號(hào)的一種特殊形式。電平信號(hào)在短時(shí)間內(nèi)的兩次變化便形成了脈沖。

脈沖信號(hào):是指信號(hào)的1值僅僅維持一個(gè)固定的短暫時(shí)刻,它以脈沖信號(hào)的有、無(wú)標(biāo)志信號(hào)的變化。。電平異步時(shí)序邏輯電路一、脈沖異步時(shí)序電路和同步時(shí)序電路的共同點(diǎn)第一、電路狀態(tài)的轉(zhuǎn)換是在脈沖作用下實(shí)現(xiàn)的。第二、電路對(duì)過(guò)去輸入信號(hào)的記憶是由觸發(fā)器實(shí)現(xiàn)的。

在同步時(shí)序電路中采用帶時(shí)鐘控制端的觸發(fā)器;在脈沖異步時(shí)序電路中既可用帶時(shí)鐘控制端的觸發(fā)器,也可用非時(shí)鐘控制觸發(fā)器。

輸入信號(hào)

脈沖信號(hào):同步時(shí)序電路,脈沖異步時(shí)序電路(沒(méi)有統(tǒng)一

的時(shí)鐘脈沖)電平信號(hào):同步時(shí)序電路(電路狀態(tài)轉(zhuǎn)換受統(tǒng)一的時(shí)

鐘脈沖控制)將上述兩個(gè)特點(diǎn)一般化,便可得到時(shí)序邏輯電路中更具一般性的另一類電路——電平異步時(shí)序邏輯電路。電平異步時(shí)序邏輯電路1.電平異步時(shí)序邏輯電路的結(jié)果模型

電平異步時(shí)序邏輯電路同樣由組合電路和存儲(chǔ)電路兩部分組成,但存儲(chǔ)電路是由反饋回路中的延遲元件構(gòu)成的。延遲元件一般不用專門插入延遲線,而是利用組合電路本身固有的分布延遲在反饋回路中的“集總”。其一般結(jié)構(gòu)模型如圖7-14所示。電平異步時(shí)序邏輯電路由圖7-14所示的結(jié)構(gòu)模型及相應(yīng)方程組可知,它具有如下特點(diǎn):

電路輸出和狀態(tài)的改變是由輸入電位的變化直接引起的,由于電平異步時(shí)序邏輯電路可以及時(shí)地對(duì)輸入信號(hào)的變化作出響應(yīng),所以工作速度較高。

電路的二次狀態(tài)和激勵(lì)狀態(tài)僅相差一個(gè)時(shí)間延遲。即二次狀態(tài)y是激勵(lì)狀態(tài)Y經(jīng)過(guò)Δt延遲后的“重現(xiàn)”,因此,y被命名為二次狀態(tài)。當(dāng)輸入信號(hào)不變時(shí),激勵(lì)狀態(tài)與二次狀態(tài)相同,即y=Y,此時(shí)電路處于穩(wěn)定狀態(tài)。

輸入信號(hào)的一次變化可能引起二次狀態(tài)的多次變化。當(dāng)電路處在穩(wěn)定狀態(tài)下輸入信號(hào)發(fā)生變化時(shí),若激勵(lì)狀態(tài)Y的值與二次狀態(tài)y的值是相同的,則電路處于穩(wěn)定狀態(tài);若激勵(lì)狀態(tài)Y的值與二次狀態(tài)y的值不同,則變化的Y經(jīng)過(guò)Δt延遲后形成新的二次狀態(tài)y反饋到組合電路輸入端,這個(gè)新的二次狀態(tài)y又會(huì)引起輸出Z和激勵(lì)狀態(tài)Y的變化,這是一個(gè)循環(huán)過(guò)程,該過(guò)程將一直進(jìn)行到激勵(lì)狀態(tài)Y等于二次狀態(tài)y為止。

在變化過(guò)程終止前,電路處于不穩(wěn)定狀態(tài);變化過(guò)程結(jié)束后,電路進(jìn)入一個(gè)新的穩(wěn)定狀態(tài)。這一現(xiàn)象,是電平異步時(shí)序電路的一個(gè)重要特征。電平異步時(shí)序邏輯電路考慮到電平異步時(shí)序電路輸入信號(hào)的變化將直接引起輸入和狀態(tài)的變化,為了保證電路可靠地工作,對(duì)輸入信號(hào)有如下兩條約束:

①不允許兩個(gè)或兩個(gè)以上輸入信號(hào)同時(shí)發(fā)生變化。因?yàn)榭陀^上不可能有準(zhǔn)確的“同時(shí)”,而微小的時(shí)差都可能使最終到達(dá)的狀態(tài)不確定。②輸入信號(hào)變化引起的電路響應(yīng)必須完全結(jié)束后,才允許輸入信號(hào)再次變化。換句話說(shuō),必須使電路進(jìn)入穩(wěn)定狀態(tài)后,才允許輸入信號(hào)發(fā)生變化。2.輸入信號(hào)的約束3.流程表和總態(tài)圖約定:在構(gòu)造流程表時(shí),為了能夠明顯地區(qū)分電路的穩(wěn)態(tài)和非穩(wěn)態(tài),將表中與二次狀態(tài)相同的激勵(lì)狀態(tài)加上圓圈,以表示電路處于穩(wěn)態(tài),否則處于非穩(wěn)態(tài)。其次,為了更好地體現(xiàn)不允許兩個(gè)或兩個(gè)以上輸入信號(hào)同時(shí)變化的約束,將輸入的各種取值按代碼相鄰的關(guān)系排列(類似卡諾圖),以表示只允許一個(gè)輸入信號(hào)發(fā)生變化。電平異步時(shí)序邏輯電路總態(tài)圖總態(tài)是指電路輸入和二次狀態(tài)的組合,記作(x,y)。在流程表中,代表某個(gè)二次狀態(tài)的一行和代表某種輸入取值的一列的交叉點(diǎn)對(duì)應(yīng)一個(gè)總態(tài)。當(dāng)輸入信號(hào)作相鄰變化不引起電路狀態(tài)變化時(shí),在表內(nèi)總態(tài)只做水平方向的移動(dòng)??倯B(tài)圖是反映穩(wěn)定總態(tài)之間轉(zhuǎn)移關(guān)系及相應(yīng)輸出的一種有向圖。注意:當(dāng)輸入信號(hào)做相鄰變化引起狀態(tài)改變時(shí),總態(tài)先做水平移動(dòng),進(jìn)入非穩(wěn)定總態(tài),然后再做垂直方向的移動(dòng),直至進(jìn)入穩(wěn)定總態(tài)為止。電平異步時(shí)序邏輯電路的分析二、電平異步邏輯電路的分析

電平異步時(shí)序邏輯電路的分析過(guò)程的一般步驟如下:①根據(jù)邏輯電路圖寫出輸出函數(shù)和激勵(lì)函數(shù)表達(dá)式;

②作出流程表;③作出總態(tài)圖或時(shí)間圖;④說(shuō)明電路邏輯功能。電平異步時(shí)序邏輯電路的分析例7-5分析圖7-17所示電平異步時(shí)序邏輯電路?!だ}詳解解:該電路有兩個(gè)外部輸入x1、

x2;兩條反饋回路,對(duì)應(yīng)的激勵(lì)狀態(tài)為Y1、Y2,二次狀態(tài)為y1、y2;一個(gè)外部輸出Z,輸出與輸入沒(méi)有直接關(guān)系,僅僅是狀態(tài)的函數(shù),所以,該電路為Moore模型。1)寫出輸出函數(shù)和激勵(lì)函數(shù)表達(dá)式電平異步時(shí)序邏輯電路的分析2)作流程表3)作總態(tài)圖(x,y)電平異步時(shí)序邏輯電路的分析*3)作時(shí)間圖

假定電路初始總態(tài)為(x2x1,y2y1=(00,00),輸入x2x的變化序列為0010110100011110,根據(jù)流程表可作出總態(tài)和輸出響應(yīng)序列如下:總態(tài)響應(yīng)序列中加“*”的表示是非穩(wěn)定總態(tài)。電平異步時(shí)序邏輯電路的分析4)說(shuō)明電路功能根據(jù)以上總態(tài)和輸出響應(yīng)序列可作出時(shí)間圖如圖7-19所示。從總態(tài)圖和時(shí)間圖可以看出,僅當(dāng)電路收到輸入序列001011時(shí),才產(chǎn)生一個(gè)高電平輸出信號(hào),其他情況下均輸出低電平。因此,該電路是一個(gè)001011序列檢測(cè)器。電平異步時(shí)序邏輯電路的設(shè)計(jì)*第三節(jié)電平異步時(shí)序邏輯電路的設(shè)計(jì)根據(jù)設(shè)計(jì)要求,建立原始流程表化簡(jiǎn)原始流程表,得到最簡(jiǎn)流程表狀態(tài)分配,得到二進(jìn)制流程表確定激勵(lì)狀態(tài)和輸出函數(shù)表達(dá)式畫出邏輯電路圖電平異步時(shí)序電路設(shè)計(jì)的一般步驟如下:電平異步時(shí)序邏輯電路的設(shè)計(jì)1.建立原始流程表原始流程表是按照電平異步時(shí)序電路的描述方法對(duì)設(shè)計(jì)要求的一種最原始的抽象。為了實(shí)現(xiàn)從一個(gè)邏輯問(wèn)題的文字描述到流程表的過(guò)渡,在建立原始流程表時(shí)通常借助時(shí)間圖或原始總態(tài)圖。即首先根據(jù)題意畫出典型輸入、輸出時(shí)間圖或作出原始總態(tài)圖,然后再逐步形成原始流程表。根據(jù)時(shí)間圖建立原始流程表的過(guò)程如下:(1)畫出典型輸入、輸出時(shí)間圖并設(shè)立相應(yīng)狀態(tài)畫典型輸入、輸出時(shí)間圖應(yīng)注意3點(diǎn):①符合題意,即正確體現(xiàn)設(shè)計(jì)要求②滿足電平異步時(shí)序電路不允許兩個(gè)或兩個(gè)以上輸入信號(hào)同時(shí)改變的約束條件③盡可能反映輸入信號(hào)在各種取值下允許發(fā)生的變化電平異步時(shí)序邏輯電路的設(shè)計(jì)(2)建立原始流程表根據(jù)時(shí)間圖和所設(shè)立的狀態(tài)建立原始流程表,一般分為3步進(jìn)行。①畫出原始流程表,并填入穩(wěn)定狀態(tài)和相應(yīng)輸出。對(duì)不同的輸入取值總是設(shè)立不同的狀態(tài)進(jìn)行區(qū)分,這就使得原始流程表中每一行只有一個(gè)穩(wěn)定狀態(tài)。②填入非穩(wěn)定狀態(tài)并指定非穩(wěn)定狀態(tài)下的輸出,完善流程表。

為了使電路經(jīng)過(guò)非穩(wěn)定狀態(tài)時(shí),其輸出不產(chǎn)生尖脈沖信號(hào),規(guī)定非穩(wěn)定狀態(tài)下輸出指定的法則為:若轉(zhuǎn)換前后兩個(gè)穩(wěn)定狀態(tài)的輸出相同,則指定非穩(wěn)定狀態(tài)下的輸出與穩(wěn)態(tài)下的輸出相同;若轉(zhuǎn)換前后兩個(gè)穩(wěn)定狀態(tài)的輸出不同,則可指定非穩(wěn)定狀態(tài)下的輸出為任意值“×”。③填入無(wú)關(guān)狀態(tài)和無(wú)關(guān)輸出。因?yàn)椴辉试S兩個(gè)或兩個(gè)以上輸入信號(hào)同時(shí)改變,所以,對(duì)穩(wěn)態(tài)下輸入不允許到達(dá)的列,在相應(yīng)處填入任意狀態(tài)和任意輸出,用“×”表示,即作為無(wú)關(guān)處理。至此,可得到一個(gè)完整的原始流程表。電平異步時(shí)序邏輯電路的設(shè)計(jì)·例題詳解例7-6某電平異步時(shí)序邏輯電路有兩個(gè)輸入端

和,一個(gè)輸出端Z。輸出與輸入之的關(guān)系為:只要=00,則Z=0,在此之后當(dāng)=01或10時(shí),Z=1;只要=1,則Z=1,在此之后當(dāng)=01或10時(shí),Z=0。作出該電路的原始流程表。解:根據(jù)借助時(shí)間圖建立原始流程表的方法,形成該電路原始流程表的過(guò)程如下:(1)畫出典型輸入、輸出時(shí)間圖并設(shè)立相應(yīng)狀態(tài)根據(jù)題意,可畫出該電路典型輸入、輸出時(shí)間圖如圖7-20所示。電平異步時(shí)序邏輯電路的設(shè)計(jì)設(shè)立相應(yīng)狀態(tài)圖中,假定t0為起始時(shí)刻,在該時(shí)刻輸入x1x2=00,輸出Z為0,用狀態(tài)①表示;在t1時(shí)刻,輸入x1x2由0010,輸出Z為1,用狀態(tài)②表示;在t2時(shí)刻,輸入x1x2由1000,輸出Z為0,因?yàn)槿魏螘r(shí)刻只要x1x2=00,則輸出Z為0,故與t0時(shí)刻相同,仍用狀態(tài)①表示;t3時(shí)刻,輸入x1x2由0001,輸出Z為1,用狀態(tài)③表示;t4時(shí)刻,輸入x1x2由0111,輸出Z為1,用狀態(tài)④表示;t5時(shí)刻,輸入x1x2由1110,輸出Z為0,用狀態(tài)⑤表示;t6時(shí)刻,輸入x1x2由1011,輸出Z為1,因?yàn)槿魏螘r(shí)刻只要x1x2=11,則輸出Z為1,故與t4時(shí)刻相同,仍用狀態(tài)④表示;t7時(shí)刻,輸入x1x2由1101,輸出Z為0,用狀態(tài)⑥表示;t8時(shí)刻,輸入x1x2由0100,輸出Z為0,與t0時(shí)刻相同,用狀態(tài)①表示;t9時(shí)刻,輸入x1x2由0010,輸出Z為1,與t1時(shí)刻相同,用狀態(tài)②表示;t10時(shí)刻,輸入x1x2由1011,輸出Z為1,與t4時(shí)刻相同,用狀態(tài)④表示。電平異步時(shí)序邏輯電路的設(shè)計(jì)(2)建立原始流程表①畫出原始流程表并填入穩(wěn)定狀態(tài)和相應(yīng)輸出。表7-19所示的是部分流程表(Ⅰ)。②填入非穩(wěn)定狀態(tài)并指定非穩(wěn)定狀態(tài)下的輸出,完善流程表。根據(jù)時(shí)間圖中的狀態(tài)轉(zhuǎn)移關(guān)系和非穩(wěn)定狀態(tài)下輸出指定的法則,在流程表中填入非穩(wěn)定狀態(tài)并指定其輸出,即可得到表7-20所示的部分流程表(Ⅱ)。電平異步時(shí)序邏輯電路的設(shè)計(jì)③填入無(wú)關(guān)狀態(tài)和無(wú)關(guān)輸出。對(duì)表7-20中各穩(wěn)定狀態(tài)下輸入變化不允許到達(dá)的列,在相應(yīng)位置填入無(wú)關(guān)狀態(tài)和無(wú)關(guān)輸出“×”,即可得到表7-21所示的完整流程表。返回例

7-7電平異步時(shí)序邏輯電路的設(shè)計(jì)2.化簡(jiǎn)原始流程表在進(jìn)行電平異步時(shí)序邏輯電路設(shè)計(jì)時(shí),流程表中的狀態(tài)數(shù)目決定了電路中反饋回路的數(shù)目。顯然,狀態(tài)數(shù)目的多少與電路的復(fù)雜程度直接相關(guān)。為了獲得一種經(jīng)濟(jì)、合理的設(shè)計(jì)方案,必須對(duì)原始流程表進(jìn)行化簡(jiǎn),求出最簡(jiǎn)流程表。對(duì)于原始流程表中的某兩行,如果每一列給定的輸出相同,且給定的激勵(lì)狀態(tài)相同、交錯(cuò)、循環(huán)、相容或?yàn)楦髯员旧?則這兩行為相容行。在檢查激勵(lì)狀態(tài)時(shí),按以下原則確定穩(wěn)定狀態(tài)、非穩(wěn)定狀態(tài)和任意狀態(tài)的相容性:電平異步時(shí)序邏輯電路的設(shè)計(jì)引入相容行的概念后,原始流程表的化簡(jiǎn)過(guò)程與不完全給定狀態(tài)表的化簡(jiǎn)過(guò)程相同,同樣用隱含表、合并圖和覆蓋閉合表作為化簡(jiǎn)工具,其一般步驟如下:

①作隱含表,找出相容行;②作合并圖,求出最大相容行類;③從相容行類中選擇一個(gè)最小閉覆蓋;④作出最簡(jiǎn)流程表。

說(shuō)明:對(duì)最小閉覆蓋中各相容行類中的相容行進(jìn)行合并時(shí)注意,當(dāng)輸出存在給定值和任意值“×”時(shí),合并后取給定值;當(dāng)激勵(lì)狀態(tài)存在穩(wěn)定狀態(tài)和非穩(wěn)定狀態(tài)時(shí),合并時(shí)取穩(wěn)定狀態(tài);當(dāng)激勵(lì)狀態(tài)存在給定狀態(tài)和任意狀態(tài)“×”時(shí),合并時(shí)取給定狀態(tài)。電平異步時(shí)序邏輯電路的設(shè)計(jì)例7-7化簡(jiǎn)表7-21所示原始流程表解:根據(jù)化簡(jiǎn)原始流程表的方法和步驟,化簡(jiǎn)過(guò)程如下:1)作隱含表,找相容行。

圖7-21給出了與表7-21所示原始流程表對(duì)應(yīng)的隱含表。根據(jù)相容行的判斷規(guī)則,可找出相對(duì):(1,2),(1,3),(2,3),(2,6),(3,5),(4,5),(4,6),(5,6)。2)作合并圖,求最大相容行類。

根據(jù)所得出的相容行對(duì),可作出合并圖如圖7-22所示。由圖7-21可知,最大相容行類為(1,2,3),(4,5,6)。電平異步時(shí)序邏輯電路的設(shè)計(jì)3)從相容行類中選擇一個(gè)最小閉覆蓋。

顯然,選擇由兩個(gè)最大相容行類構(gòu)成的集合{(1,2,3),(4,5,6)},便可滿足覆蓋、閉合和最小3個(gè)條件。所以,該集合即為表7-22所示原始流程表的最小閉覆蓋。4)作出最簡(jiǎn)流程表。

將最小閉覆蓋中的最大相容類(1,2,3),(4,5,6)分別用A、B代替,即可得到最簡(jiǎn)流程表如表7-22所示。電平異步時(shí)序邏輯電路的設(shè)計(jì)3.狀態(tài)分配狀態(tài)分配的任務(wù)是根據(jù)化簡(jiǎn)后的狀態(tài)數(shù)目確定二進(jìn)制代碼的位數(shù),并選一種合適的狀態(tài)分配方案,將每個(gè)狀態(tài)用一個(gè)二進(jìn)制代碼表示。在同步時(shí)序邏輯電路設(shè)計(jì)中,選擇分配方案時(shí)需考慮的主要問(wèn)題是如何使電路結(jié)構(gòu)最簡(jiǎn)單。在電平異步時(shí)序邏輯電路設(shè)計(jì)中,確定分配方案時(shí)應(yīng)考慮的主要問(wèn)題是如何避免反饋回路之間的臨界競(jìng)爭(zhēng),保證電路可靠地實(shí)現(xiàn)預(yù)定功能。1)相鄰狀態(tài),相鄰分配產(chǎn)生競(jìng)爭(zhēng)起因:由對(duì)電平異步時(shí)序邏輯電路中競(jìng)爭(zhēng)現(xiàn)象的分析可知,僅當(dāng)輸入變化引起兩個(gè)或兩個(gè)以上狀態(tài)變量發(fā)生變化時(shí),電路中才會(huì)產(chǎn)生競(jìng)爭(zhēng)。消除競(jìng)爭(zhēng)的方法:如果能保證每次狀態(tài)轉(zhuǎn)移時(shí),僅有一個(gè)狀態(tài)變量變化,則不會(huì)產(chǎn)生競(jìng)爭(zhēng)。據(jù)此,可通過(guò)“相鄰狀態(tài),相鄰分配”的方法消除競(jìng)爭(zhēng)。電平異步時(shí)序邏輯電路的設(shè)計(jì)所謂相鄰狀態(tài),是指穩(wěn)態(tài)下輸入取值作相鄰變化時(shí),需要直接發(fā)生轉(zhuǎn)換的狀態(tài)。所謂相鄰分配,是指分配給相鄰狀態(tài)的代碼為相鄰代碼(僅1位不同)。為了找出流程表中各狀態(tài)的相鄰關(guān)系,通常借助狀態(tài)相鄰圖。狀態(tài)相鄰圖的作法是:先將流程表中的每一個(gè)狀態(tài)用一個(gè)圓圈表示,然后從流程表中每一個(gè)穩(wěn)態(tài)出發(fā),找出輸入取值作相鄰變化時(shí)的下一個(gè)穩(wěn)態(tài),并用有向線段將其連接起來(lái),表示這兩個(gè)狀態(tài)為相鄰狀態(tài)。例7-8對(duì)表7-23所示流程表進(jìn)行狀態(tài)分配,求得二進(jìn)制

流程表。電平異步時(shí)序邏輯電路的設(shè)計(jì)解:根據(jù)“相鄰狀態(tài),相鄰分配”的法則,首先做出表7-23所示流程表的狀態(tài)相鄰圖如圖7-23所示。由相鄰圖可知,A和B、A和C、C和D為相鄰狀態(tài),狀態(tài)分配時(shí)應(yīng)令其代碼相鄰。流程表中共有4個(gè)狀態(tài),需2位代碼,設(shè)二次狀態(tài)用y2、y1表示,可選擇狀態(tài)分配方案如圖7-24所示。即用00表示A,01表示B,10表示C,11表示D。電平異步時(shí)序邏輯電路的設(shè)計(jì)

將表7-23中的狀態(tài)用相應(yīng)二進(jìn)制編碼表示,即可得到表7-24所示二進(jìn)制流程表。

由該流程表可知,在任一穩(wěn)態(tài)下輸入信號(hào)發(fā)生允許變化時(shí),均不會(huì)引起兩個(gè)狀態(tài)變量發(fā)生變化,因而從根本上消除了競(jìng)爭(zhēng)現(xiàn)象。電平異步時(shí)序邏輯電路的設(shè)計(jì)2)增加過(guò)渡狀態(tài),實(shí)現(xiàn)相鄰分配當(dāng)相鄰圖中狀態(tài)之間的相鄰關(guān)系出現(xiàn)由奇數(shù)個(gè)狀態(tài)構(gòu)成的閉環(huán)時(shí),就無(wú)法直接實(shí)現(xiàn)狀態(tài)的相鄰分配。一種常用的方法是通過(guò)增加過(guò)渡狀態(tài),實(shí)現(xiàn)相鄰分配,得到一個(gè)無(wú)競(jìng)爭(zhēng)的二進(jìn)制流程表。例7-9對(duì)表7-25所示流程表進(jìn)行狀態(tài)分配,得到二進(jìn)制

流程表。解:根據(jù)表7-25所示流程表,可作出狀態(tài)相鄰圖如圖7-25所示。盡管相鄰圖上每個(gè)狀態(tài)只有兩個(gè)相鄰狀態(tài),但由于3個(gè)狀態(tài)之間的相鄰關(guān)系構(gòu)成一個(gè)閉環(huán),所以,用2位代碼無(wú)論怎樣分配均無(wú)法滿足其相鄰關(guān)系。電平異步時(shí)序邏輯電路的設(shè)計(jì)如果在狀態(tài)A和C之間增加過(guò)渡狀態(tài)D,將A→C改為A→D→C,C→A改為C→D→A,那么,表7-25所示流程表可被修改成如表7-26所示。修改后的流程表中增加了新的一行,但該行沒(méi)有穩(wěn)定狀態(tài),因?yàn)闋顟B(tài)D僅在穩(wěn)態(tài)A和C發(fā)生轉(zhuǎn)換時(shí)完成過(guò)渡作用。增加過(guò)渡狀態(tài)后的流程表與原流程表描述的邏輯功能相同。電平異步時(shí)序邏輯電路的設(shè)計(jì)設(shè)二次狀態(tài)用y2、y1表示,令取值00表示A,01表示B,10表示D,11表示C,即可得到與表7-26對(duì)應(yīng)的二進(jìn)制流程表如表7-27所示,該流程表描述的電路中不存在競(jìng)爭(zhēng)。3)允許非臨界競(jìng)爭(zhēng),避免臨界競(jìng)爭(zhēng)由于非臨界競(jìng)爭(zhēng)并不影響電路正常工作,所以,在進(jìn)行狀態(tài)分配時(shí),只需避免臨界競(jìng)爭(zhēng)。對(duì)于有的流程表,雖然無(wú)法用最少位數(shù)的代碼實(shí)現(xiàn)無(wú)競(jìng)爭(zhēng)的狀態(tài)分配,但可以通過(guò)將競(jìng)爭(zhēng)限制在只有一個(gè)穩(wěn)態(tài)的列,即允許非臨界競(jìng)爭(zhēng),從而實(shí)現(xiàn)無(wú)臨界競(jìng)爭(zhēng)的狀態(tài)分配。電平異步時(shí)序邏輯電路的設(shè)計(jì)例7-10對(duì)表7-28所示流程表進(jìn)行狀態(tài)分配,得到二進(jìn)

制流程表。解:根據(jù)表7-28所示流程表可作出狀態(tài)相鄰圖如圖7-27所示。顯然,用2位二進(jìn)制代碼無(wú)法實(shí)現(xiàn)相鄰狀態(tài)相鄰分配。解決的方法之一是通過(guò)增加過(guò)渡狀態(tài)和增加代碼位數(shù)實(shí)現(xiàn)相鄰分配,但這樣處理的結(jié)果必然增加電路的復(fù)雜性。電平異步時(shí)序邏輯電路的設(shè)計(jì)解決該問(wèn)題的另一種方法是允許非臨界競(jìng)爭(zhēng),避免臨界競(jìng)爭(zhēng)。觀察表7-28不難發(fā)現(xiàn),狀態(tài)A和C之間的轉(zhuǎn)換只發(fā)生在x2x1=00和x2x1=01這兩列,而這兩列各只有一個(gè)穩(wěn)定狀態(tài),這就意味著A和C發(fā)生轉(zhuǎn)換時(shí),即使產(chǎn)生競(jìng)爭(zhēng)也屬于非臨界競(jìng)爭(zhēng)。即在狀態(tài)分配時(shí)A和C可以不相鄰。排除A和C的相鄰關(guān)系后,狀態(tài)編碼只需滿足A和B、A和D、D和C、C和B相鄰即可。設(shè)二次狀態(tài)用y2、y1表示,令y2y1取值00表示A,01表示B,10表示D,11表示C,將其代入表7-28,即可得到表7-29所示二進(jìn)制流程表。該流程表描述的電路不會(huì)產(chǎn)生臨界競(jìng)爭(zhēng)。電平異步時(shí)序邏輯電路的設(shè)計(jì)根據(jù)表7-29可作出Y2、Y1和輸出Z的卡諾圖如圖7-28所示。4)確定激勵(lì)狀態(tài)和輸出函數(shù)表達(dá)式化簡(jiǎn)后可得到激勵(lì)狀態(tài)和輸出函數(shù)表達(dá)式為(邏輯電路圖略)邏輯電路的險(xiǎn)象第四節(jié)邏輯電路的險(xiǎn)象組合邏輯電路的險(xiǎn)象電平異步時(shí)序邏輯電路的競(jìng)爭(zhēng)險(xiǎn)象的分類險(xiǎn)象的產(chǎn)生險(xiǎn)象的判斷險(xiǎn)象的消除邏輯電路的險(xiǎn)象一、組合邏輯電路的險(xiǎn)象1.險(xiǎn)象的產(chǎn)生電路中競(jìng)爭(zhēng)現(xiàn)象的存在,使得輸入信號(hào)的變化可能引起輸出信號(hào)出現(xiàn)非預(yù)期的錯(cuò)誤輸出,這一現(xiàn)象稱為險(xiǎn)象。并不是所有的競(jìng)爭(zhēng)都會(huì)產(chǎn)生錯(cuò)誤輸出。通常,把不產(chǎn)生錯(cuò)誤輸出的競(jìng)爭(zhēng)稱為非臨界競(jìng)爭(zhēng),而導(dǎo)致錯(cuò)誤輸出的競(jìng)爭(zhēng)稱為臨界競(jìng)爭(zhēng)。在實(shí)際邏輯電路中,信號(hào)經(jīng)過(guò)同一電路中的不同路徑所產(chǎn)生的時(shí)延一般來(lái)說(shuō)是各不相同的。各路徑上延遲時(shí)間的長(zhǎng)短與信號(hào)經(jīng)過(guò)的門的級(jí)數(shù)有關(guān),與具體邏輯門的時(shí)延大小有關(guān),還與導(dǎo)線的長(zhǎng)短有關(guān)。因此,輸入信號(hào)經(jīng)過(guò)不同路徑到達(dá)輸出端的時(shí)間也就有先有后,這種現(xiàn)象稱為競(jìng)爭(zhēng)現(xiàn)象。邏輯電路的險(xiǎn)象例題分析圖7-29(a)所示是由與非門構(gòu)成的組合電路,該電路有3個(gè)輸入,1個(gè)輸出,輸出函數(shù)表達(dá)式為。

分析:假設(shè)輸入變量B=C=1,將B、C的值代入上述函數(shù)表達(dá)式,得F=A+~A。由互補(bǔ)律可知,無(wú)論A怎樣變化,該函數(shù)表達(dá)式F的值應(yīng)恒為1,即當(dāng)B=C=1時(shí),無(wú)論A是0還是1,輸出F的值都應(yīng)保持1不變。然而,當(dāng)考慮電路存在時(shí)間延遲時(shí),A的變化會(huì)使電路引起險(xiǎn)象。假定每個(gè)門的延遲時(shí)間為tpd則可用圖7-29(b)所示時(shí)間圖來(lái)說(shuō)明邏輯電路的險(xiǎn)象2.險(xiǎn)象的分類根據(jù)輸入變化前后,輸出是否相同劃分靜態(tài)險(xiǎn)象:輸入變化而輸出不應(yīng)該變化,輸出端產(chǎn)生了短暫的錯(cuò)誤輸出動(dòng)態(tài)險(xiǎn)象:輸入變化而輸出應(yīng)該發(fā)生變化,輸出在變化過(guò)程中產(chǎn)生短暫的錯(cuò)誤輸出根據(jù)錯(cuò)誤輸出脈沖信號(hào)的極性

0型險(xiǎn)象:錯(cuò)誤輸出信號(hào)為負(fù)脈沖

1型險(xiǎn)象:錯(cuò)誤輸出信號(hào)為正脈沖邏輯電路的險(xiǎn)象3.險(xiǎn)象的判斷判斷一個(gè)電路是否可能產(chǎn)生險(xiǎn)象的方法有代數(shù)法和卡諾圖法。代數(shù)法是從函數(shù)表達(dá)式的結(jié)構(gòu)來(lái)判斷是否具有產(chǎn)生險(xiǎn)象的條件。具體方法是:首先檢查函數(shù)表達(dá)式中是否存在具備競(jìng)爭(zhēng)條件的變量,即是否有某個(gè)變量x同時(shí)以原變量和反變量的形式出現(xiàn)在函數(shù)表達(dá)式中。若有,則消去函數(shù)表達(dá)式中的其他變量,即將這些變量的各種取值組合依次代入函數(shù)表達(dá)式中,從而把它們從函數(shù)表達(dá)式中消去,而僅保留被研究的變量x,再看函數(shù)表達(dá)式是否會(huì)變?yōu)閤+~x或者x·~x的形式,若會(huì),則說(shuō)明對(duì)應(yīng)的邏輯電路可能產(chǎn)生險(xiǎn)象。邏輯電路的險(xiǎn)象解:觀察函數(shù)表達(dá)式可知,變量A和C均具備競(jìng)爭(zhēng)條件,所以,應(yīng)對(duì)這兩個(gè)變量分別進(jìn)行分析。先考察變量A,為此將B和C的各種取值組合分別代入函數(shù)表達(dá)式中,可得到如下結(jié)果:由此可見(jiàn),當(dāng)B=C=1時(shí),A的變化可能使電路產(chǎn)生險(xiǎn)象。類似地,將A和B的各種取值組合分別代入函數(shù)表達(dá)式中,可由代入結(jié)果判斷出變量C發(fā)生變化時(shí)不會(huì)產(chǎn)生險(xiǎn)象。邏輯電路的險(xiǎn)象卡諾圖法當(dāng)描述電路的邏輯函數(shù)為與或表達(dá)式時(shí),采用卡諾圖法判斷險(xiǎn)象比代數(shù)法更為直觀、方便。其具體方法是:首先作出函數(shù)卡諾圖,并畫出和函數(shù)表達(dá)式中各與項(xiàng)對(duì)應(yīng)的卡諾圈。然后觀察卡諾圖,若發(fā)現(xiàn)某兩個(gè)卡諾圈存在“相切”關(guān)系,即兩卡諾圈之間存在不被同一卡諾圈包含的相鄰最小項(xiàng),則該電路可能產(chǎn)生險(xiǎn)象。例7-13已知某邏輯電路對(duì)應(yīng)的函數(shù)表達(dá)式為F=AD+AC+ABC,試判斷該電路是否可能產(chǎn)生險(xiǎn)象。解:首先,作出給定函數(shù)的卡諾圖,并畫出函數(shù)表達(dá)式中各與項(xiàng)對(duì)應(yīng)的卡諾圈,如圖7-3所示。觀察該卡諾圖可發(fā)現(xiàn),包含最小項(xiàng):m1、m3、m5、m7的卡諾圈和包含最小項(xiàng)m12、m13的卡諾圈之間存在相鄰最小項(xiàng)m5和m13,且m5和m13不被同一卡諾圈所包含,所以這兩個(gè)卡諾圈“相切”。這說(shuō)明相應(yīng)電路可能產(chǎn)生險(xiǎn)象。這一結(jié)論可用代數(shù)法進(jìn)行驗(yàn)證,即假定B=D=1,C=0,代入函數(shù)表達(dá)式F之后可得F=A+~A,可見(jiàn)相應(yīng)電路可能由于A的變化而產(chǎn)生險(xiǎn)象。邏輯電路的險(xiǎn)象4.險(xiǎn)象的消除用增加冗余項(xiàng)的方法消除險(xiǎn)象增加慣性延時(shí)環(huán)節(jié)選通法(1)增加冗余項(xiàng)的方法消除險(xiǎn)象增加冗余項(xiàng)的方法是,通過(guò)在函數(shù)表達(dá)式中或上多余的與項(xiàng)或者與上多余的或項(xiàng),使原函數(shù)不可能在某種條件下化成x+~x或者x·~x的形式,從而消除可能產(chǎn)生的險(xiǎn)象。具體冗余項(xiàng)的選擇可以采用代數(shù)法或者卡諾圖法。邏輯電路的險(xiǎn)象解:圖7-29所示函數(shù)表達(dá)式為F=AB+~AC。在前面分析過(guò),當(dāng)B=C=1時(shí),輸入A的變化使電路輸出可能產(chǎn)生0型險(xiǎn)象,即在輸出應(yīng)該為1的情況下產(chǎn)生了一個(gè)瞬間的0信號(hào)。解決的辦法是如何保證當(dāng)B=C=1時(shí),輸出保持為1。顯然,增加冗余項(xiàng)BC,則可達(dá)到這一目的。加入冗余項(xiàng)BC后的函數(shù)表達(dá)式為F=AB+~AC+BC例7-14用增加冗余項(xiàng)的方法消除圖7-29(a)所示電路中可能產(chǎn)生

的險(xiǎn)象。方法二:冗余項(xiàng)的選擇也可以通過(guò)在函數(shù)卡諾圖上增加多余的卡諾圈來(lái)實(shí)現(xiàn)。(舉例略)其具體方法是,若卡諾圖上某兩個(gè)卡諾圈“相切”,則用一個(gè)多余的卡諾圈將它們之間的相鄰最小項(xiàng)圈起來(lái),與多余卡諾圈對(duì)應(yīng)的與項(xiàng)就是要加入函數(shù)表達(dá)式中的冗余項(xiàng)。邏輯電路的險(xiǎn)象(2)增加慣性延時(shí)環(huán)節(jié)在實(shí)際電路中用來(lái)消除險(xiǎn)象的另一種方法是在組合電路輸出端連接一個(gè)慣性延時(shí)環(huán)節(jié)。

通常采用RC電路作慣性延時(shí)環(huán)節(jié),如圖7-34(a)所示。由電路知識(shí)可知,圖中的RC電路實(shí)際上是一個(gè)低通濾波器。由于組合電路的正常輸出是一個(gè)頻率較低的信號(hào),而由競(jìng)爭(zhēng)引起的險(xiǎn)象都是一些頻率較高的尖脈沖信號(hào),因此,險(xiǎn)象在通過(guò)RC電路后能基本被濾掉,保留下來(lái)的僅僅是一些幅度極小的平緩的波動(dòng),它們不再對(duì)電路的可靠性產(chǎn)生影響。圖7-34(b)表明了這種方法的效果。邏輯電路的險(xiǎn)象(2)選通法用增加冗余項(xiàng)或增加慣性延時(shí)環(huán)節(jié)消除險(xiǎn)象的方法。這兩種方法的缺點(diǎn)是要增加器件。而選通法不必增加任何器件,僅僅是利用選通脈沖的作用,從時(shí)間上加以控制,使險(xiǎn)象脈沖無(wú)法輸出。例如,圖7-35所示與非門電路的輸出函數(shù)表達(dá)式為

當(dāng)A發(fā)生變化時(shí),可能產(chǎn)生0型險(xiǎn)象。為了避開(kāi)險(xiǎn)象,可采用選通脈沖對(duì)該電路的輸出門加以控制。在選通脈沖到來(lái)之前,該輸入線上為低電平,G4門關(guān)閉,電路輸出被封鎖,使險(xiǎn)象脈沖無(wú)法輸出。當(dāng)選通脈沖到來(lái)后,相應(yīng)的輸入線上變?yōu)楦唠娖?G4門開(kāi)啟,使電路送出穩(wěn)定輸出信號(hào)。邏輯電路的險(xiǎn)象二、電平異步時(shí)序邏輯電路的競(jìng)爭(zhēng)電平異步時(shí)序邏輯電路是利用各反饋回路的時(shí)間延遲實(shí)現(xiàn)記憶功能的。事實(shí)上,各反饋回路的延遲時(shí)間往往各不相同。當(dāng)電路中存在多條反饋回路,而各回路之間的延時(shí)又互不相同時(shí),則可能由于輸入信號(hào)的變化在反饋回路之間引起競(jìng)爭(zhēng)。

這里所謂的競(jìng)爭(zhēng),是指當(dāng)輸入信號(hào)變化引起電路中兩個(gè)或兩個(gè)以上狀態(tài)變量發(fā)生變化時(shí),由于各反饋回路延遲時(shí)間的不同,使?fàn)顟B(tài)變量的變化有先有后而導(dǎo)致不同狀態(tài)響應(yīng)過(guò)程的現(xiàn)象。根據(jù)競(jìng)爭(zhēng)對(duì)電路狀態(tài)轉(zhuǎn)移產(chǎn)生的影響,可將競(jìng)爭(zhēng)分為非臨界競(jìng)爭(zhēng)和臨界競(jìng)爭(zhēng)

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