EDA技術(shù)知到智慧樹期末考試答案題庫(kù)2024年秋湖南工業(yè)大學(xué)

EDA技術(shù)知到智慧樹期末考試答案題庫(kù)2024年秋湖南工業(yè)大學(xué)FPGA結(jié)構(gòu)中的PIC（ProgramI/OCell）的中文含義是（

）

A:可編程I/O元件B:可編程I/O單元C:可編程I/O細(xì)胞

答案:可編程I/O單元“LIBRARYIEEE;”表示該設(shè)計(jì)用到的庫(kù)是（

）庫(kù)。

A:IEEEB:STDC:VITALD:WORK

答案:IEEEASIC的中文含義是（

）

A:復(fù)雜可編程邏輯器件B:在系統(tǒng)可編程特性C:專用集成電路D:現(xiàn)場(chǎng)可編程門陣列

答案:專用集成電路FPGA的英文全稱是（

）

A:ApplicationSpecificIntegratedCircuitsB:ComplexProgrammableLogicDeviceC:FieldProgrammableGateArrayD:ElectronicDesignAutomation

答案:FieldProgrammableGateArray“ComplexProgrammableLogicDevice”的中文含義是（

）

A:復(fù)雜可編程邏輯器件B:現(xiàn)場(chǎng)可編程門陣列C:專用集成電路D:電子設(shè)計(jì)自動(dòng)化

答案:A:復(fù)雜可編程邏輯器件“ElectronicDesignAutomation”的中文含義是（

）

A:復(fù)雜可編程邏輯器件B:專用集成電路C:現(xiàn)場(chǎng)可編程門陣列D:電子設(shè)計(jì)自動(dòng)化

答案:DVHDL元件例化端口映射語(yǔ)句“U1:ND2PORTMAP(A=>C1,C=>S2,B=>D1);”的端口映射關(guān)聯(lián)方式為（

）

A:結(jié)構(gòu)關(guān)聯(lián)B:位置關(guān)聯(lián)C:混合關(guān)聯(lián)D:名字關(guān)聯(lián)

答案:混合關(guān)聯(lián)下列符號(hào)中表示與非的是（

）

A:ABSB:NANDC:NORD:XNOR

答案:NAND將邏輯綜合后的VHDL網(wǎng)表文件送到VHDL仿真器中所進(jìn)行的仿真，稱為（

）

A:功能仿真B:行為仿真C:時(shí)序仿真

答案:C:時(shí)序仿真將VHDL設(shè)計(jì)源程序直接送到VHDL仿真器中所進(jìn)行的仿真，稱為（

）

A:功能仿真B:時(shí)序仿真C:行為仿真

答案:行為仿真基于FPGA的可編程片上系統(tǒng)，有時(shí)又被稱為基于FPGA的嵌入式系統(tǒng)的是（

）

A:SOPCB:ISPC:EDAD:CPLD

答案:SOPC將由綜合器產(chǎn)生的網(wǎng)表文件針對(duì)某一具體的目標(biāo)器進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、布線與操作等，配置于指定的目標(biāo)器件中，產(chǎn)生最終的下載文件（如JEDEC格式的文件）的過(guò)程,稱為（

）

A:邏輯適配B:邏輯編譯C:邏輯綜合D:編程下載

答案:邏輯適配語(yǔ)句“SR<=C&B&A;”的含義是（

）

A:將C、B、A并置后的結(jié)果賦值給SRB:將C、B、A串置后的結(jié)果賦值給SRC:將C、B、A邏輯與后的結(jié)果賦值給SR

答案:C將電路的高級(jí)描述，針對(duì)給定硬件結(jié)構(gòu)組件，進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級(jí)電路甚至更底層的電路描述文件的過(guò)程，稱為（

）

A:邏輯編譯B:邏輯綜合C:邏輯映射D:邏輯適配

答案:邏輯映射/zhs/onlineexam/ueditor/201909/a9fa86fe98444cf4ad7670218470f0d9.png

A:幀窗口接收模塊(FIFO)

B:串入并出模塊(SIPO)

C:像素窗口刷新模塊(REFRESH)D:數(shù)據(jù)處理模塊(PROCESSOR)

答案:/zhs/onlineexam/ueditor/201909/db87ce70fa304def8f45e74a6c5db802.png

A:X1<=B1+D1B:X1<=B1+A1C:X1<=B1+C1

答案:VHDL的語(yǔ)言要素有（

）

A:數(shù)據(jù)對(duì)象B:操作數(shù)C:數(shù)據(jù)類型D:運(yùn)算操作符

答案:數(shù)據(jù)對(duì)象###運(yùn)算操作符###操作數(shù)###數(shù)據(jù)類型Xilinx公司現(xiàn)有的FPGA產(chǎn)品（

）

A:Cyclone系列B:XC系列C:Spartan系列D:Virtex系列

答案:Virtex系列###XC系列###Spartan系列開(kāi)展本科生研究性教學(xué)的必要性有（

）

A:提高大學(xué)生實(shí)踐動(dòng)手能力的需要B:改變大學(xué)生被動(dòng)學(xué)習(xí)學(xué)風(fēng)的需要C:大眾化高等教育的差異化教育的需要D:提高大學(xué)生專業(yè)創(chuàng)新能力的需要E:提高大學(xué)生專業(yè)綜合素養(yǎng)的需要

答案:大眾化高等教育的差異化教育的需要###提高大學(xué)生實(shí)踐動(dòng)手能力的需要###提高大學(xué)生專業(yè)綜合素養(yǎng)的需要###改變大學(xué)生被動(dòng)學(xué)習(xí)學(xué)風(fēng)的需要###提高大學(xué)生專業(yè)創(chuàng)新能力的需要Cyclone?Ⅲ器件平面結(jié)構(gòu)的主要組成模塊包括（

）

A:由邏輯陣列塊(LAB)B:嵌入式存儲(chǔ)器塊C:嵌入式乘法器D:I/O單元和PLL

答案:嵌入式存儲(chǔ)器塊###由邏輯陣列塊(LAB)###I/O單元和PLL###嵌入式乘法器SOPC軟件設(shè)計(jì)開(kāi)發(fā)的基本步驟包括（

）

A:編譯工程B:建立新的源程序和軟件工程或?qū)胍呀ㄔ闯绦蚝蛙浖こ藽:啟動(dòng)設(shè)計(jì)工具NiosⅡIDED:將程序下載到FLASH存儲(chǔ)器E:運(yùn)行程序或調(diào)試程序

答案:啟動(dòng)設(shè)計(jì)工具NiosⅡIDE###將程序下載到FLASH存儲(chǔ)器###建立新的源程序和軟件工程或?qū)胍呀ㄔ闯绦蚝蛙浖こ?##編譯工程###運(yùn)行程序或調(diào)試程序基于Altera公司器件的幾種常用配置電路有（

）

A:使用PC并行口配置FPGAB:使用單片機(jī)配置FPGAC:使用專用配置器件配置FPGA

答案:A/B/CFPGA/CPLD最明顯的特點(diǎn)是（

）

A:高集成度B:高可靠性C:高速度

答案:ABCEDA仿真測(cè)試模型一般包括的組成部分有（

）

A:被測(cè)設(shè)計(jì)系統(tǒng)B:觀測(cè)顯示設(shè)備及驅(qū)動(dòng)電路C:測(cè)試激勵(lì)設(shè)備

答案:A:被測(cè)設(shè)計(jì)系統(tǒng)B:觀測(cè)顯示設(shè)備及驅(qū)動(dòng)電路C:測(cè)試激勵(lì)設(shè)備在IEEE庫(kù)的工業(yè)標(biāo)準(zhǔn)程序包中，最常用的是Synopsys公司的（

）

A:STD_LOGIC_UNSIGNEDB:STD_LOGIC_1164C:STD_LOGIC_ARITHD:STD_LOGIC_SIGNED

答案:B:STD_LOGIC_1164C:STD_LOGIC_ARITHD:STD_LOGIC_SIGNEDIEEE_1076標(biāo)準(zhǔn)程序包中定義的四種常用端口模式是（

）

A:FIFO模式B:INOUT模式C:BUFFER模式D:OUT模式E:IN模式

答案:A:FIFO模式B:INOUT模式C:BUFFER模式D:OUT模式E:IN模式CPLD在結(jié)構(gòu)上主要分為（

）組成部分。

A:可編程輸入/輸出單元B:可編程邏輯宏單元C:可編程邏輯單元D:可編程內(nèi)部連線

答案:可編程邏輯宏單元###可編程輸入/輸出單元###可編程內(nèi)部連線下列WAIT語(yǔ)句所設(shè)的進(jìn)程啟動(dòng)條件是時(shí)鐘CLOCK的上升沿的有（

）

A:WAIT

UNTIL

CLOCK='1'B:WAIT

UNTIL

NOTCLOCK'STABLE

AND

CLOCK='1'C:WAIT

UNTIL

RISING_EDGE(CLOCK)D:WAIT

UNTIL

CLOCK'EVENT

AND

CLOCK='1'

答案:WAIT

UNTIL

RISING_EDGE(CLOCK)###WAIT

UNTIL

NOTCLOCK'STABLE

AND

CLOCK='1'###WAIT

UNTIL

CLOCK='1'###WAIT

UNTIL

CLOCK'EVENT

AND

CLOCK='1'反熔絲結(jié)構(gòu)有兩種：ONO反熔絲和M2M反熔絲。

A:錯(cuò)B:對(duì)

答案:對(duì)順序過(guò)程調(diào)用就是在順序語(yǔ)句的環(huán)境中執(zhí)行一個(gè)給定名字和參數(shù)的過(guò)程。（

）

A:對(duì)B:錯(cuò)

答案:對(duì)并行過(guò)程調(diào)用語(yǔ)句可以作為一個(gè)并行語(yǔ)句直接出現(xiàn)在結(jié)構(gòu)體或塊語(yǔ)句中。

A:錯(cuò)B:對(duì)

答案:對(duì)廣義的EDA技術(shù)，除了狹義的EDA技術(shù)外，還包括計(jì)算機(jī)輔助分析CAA技術(shù)和印刷電路板計(jì)算機(jī)輔助設(shè)計(jì)PCB-CAD技術(shù)。

A:對(duì)B:錯(cuò)

答案:對(duì)信號(hào)賦值目標(biāo)<=賦值源；其中指向左邊的雙箭頭（<=）作為一個(gè)整體，稱之為信號(hào)賦值符號(hào)。

A:錯(cuò)B:對(duì)

答案:錯(cuò)VHDL行為仿真，只是根據(jù)VHDL的語(yǔ)義進(jìn)行的，與具體電路沒(méi)有關(guān)系。

A:錯(cuò)B:對(duì)

答案:B:對(duì)進(jìn)行RTL仿真時(shí)，其輸出相對(duì)輸入有一定的器件延遲。

A:對(duì)B:錯(cuò)

答案:錯(cuò)選擇賦值語(yǔ)句不允許有條件重疊的現(xiàn)象，也不允許存在條件涵蓋不全情況。

A:對(duì)B:錯(cuò)

答案:對(duì)憶阻器的基本特性是：在其兩端通過(guò)施加不同方向、不同大小的電壓能夠改變其阻值，并且在切斷電源后，其阻值仍保持最后狀態(tài)。

A:錯(cuò)B:對(duì)

答案:B:對(duì)VHDL允許以相同的函數(shù)名定義函數(shù)，即重載函數(shù)(OVERLOADEDFUNCTION)。

A:對(duì)B:錯(cuò)

答案:A:對(duì)CASE語(yǔ)句中每一條語(yǔ)句的選擇只能出現(xiàn)一次，不能有相同選擇值的條件語(yǔ)句出現(xiàn)。

A:錯(cuò)B:對(duì)

答案:B:對(duì)語(yǔ)句“SIGNALS0,S1,S2,S3:STD_LOGIC;”的含義是用來(lái)定義數(shù)據(jù)類型為標(biāo)準(zhǔn)邏輯位的信號(hào)S0、S1、S2、S3。

A:對(duì)B:錯(cuò)

答案:A實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)的作用，就是提供芯片下載電路及EDA實(shí)驗(yàn)/開(kāi)發(fā)的外圍資源，以供硬件驗(yàn)證用。

A:對(duì)B:錯(cuò)

答案:A:對(duì)屬性的值與對(duì)象的值完全不同，在任一給定的時(shí)刻，一個(gè)對(duì)象只能具有一個(gè)值，但卻可以具有多個(gè)屬性。

A:錯(cuò)B:對(duì)

答案:B:對(duì)對(duì)于返回語(yǔ)句，當(dāng)表達(dá)式缺省時(shí)，只能用于過(guò)程，并不返回任何值；當(dāng)有表達(dá)式時(shí)，只能用于函數(shù)，并且可以返回多個(gè)值。

A:對(duì)B:錯(cuò)

答案:錯(cuò)除非所有條件句中的選擇值能完整覆蓋CASE語(yǔ)句中表達(dá)式的取值，否則最末一個(gè)條件句中的選擇必須用“OTHERS”表示。

A:對(duì)B:錯(cuò)

答案:對(duì)普通軟件中的N次子程序調(diào)用，由于其執(zhí)行是順序執(zhí)行的，因此根據(jù)子程序的調(diào)用順序，每調(diào)用1次，則對(duì)應(yīng)的子程序?qū)?zhí)行一次。而VHDL中的N次子程序調(diào)用，N個(gè)子程序的調(diào)用執(zhí)行是同時(shí)執(zhí)行的，因此需要N個(gè)對(duì)應(yīng)子程序的硬件電路才能完成其功能。

A:對(duì)B:錯(cuò)

答案:對(duì)從理論上說(shuō)，無(wú)源憶阻器一旦替代SRAM存儲(chǔ)單元，能夠有效降低FPGA中晶體管的數(shù)量和功耗，提高器件的密度，同時(shí)兼有可重構(gòu)性和非易失性。

A:錯(cuò)B:對(duì)

答案:對(duì)動(dòng)態(tài)掃描的原理是：通過(guò)一個(gè)掃描控制電路，對(duì)需要顯示的結(jié)果進(jìn)行逐個(gè)掃描，使七段數(shù)碼管逐個(gè)進(jìn)行顯示。只要每個(gè)管子掃描頻率超過(guò)人的眼睛視覺(jué)暫留頻率，就可以達(dá)到某一時(shí)刻點(diǎn)亮1個(gè)七段數(shù)碼管，卻能享有所有七段數(shù)碼管同時(shí)顯示的視覺(jué)效果，而且顯示也沒(méi)有閃爍抖動(dòng)，從而間接實(shí)現(xiàn)顯示結(jié)果的同時(shí)顯示。

A:錯(cuò)B:對(duì)

答案:對(duì)在大規(guī)模和超大規(guī)模邏輯資源、低功耗與價(jià)格比值方面，CPLD比FPGA有更大的優(yōu)勢(shì)。

A:對(duì)B:錯(cuò)

答案:錯(cuò)使用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)，其仿真的基本步驟可總結(jié)如下：（1）分析系統(tǒng)設(shè)計(jì)要求和設(shè)計(jì)思想、弄懂系統(tǒng)的工作原理/工作流程；（2）了解各種輸入信號(hào)及要求，設(shè)置各種輸入激勵(lì)信號(hào)；（3）估計(jì)各種輸出的期望值；（4）進(jìn)行實(shí)際仿真及結(jié)果分析；（5）仿真改進(jìn)與完善。

A:錯(cuò)B:對(duì)

答案:對(duì)一般地，對(duì)相同的邏輯功能，CASE語(yǔ)句綜合后將耗用更多的硬件資源，但是有的邏輯用CASE語(yǔ)句無(wú)法描述，只能用IF語(yǔ)句來(lái)描述。

A:對(duì)B:錯(cuò)

答案:對(duì)進(jìn)行ASIC設(shè)計(jì)的系統(tǒng)規(guī)格說(shuō)明，就是分析并確定整個(gè)系統(tǒng)的功能、性能、物理尺寸；確定制造工藝、設(shè)計(jì)周期和設(shè)計(jì)費(fèi)用；建立系統(tǒng)行為模型，進(jìn)行可行性驗(yàn)證。

A:錯(cuò)B:對(duì)

答案:對(duì)在一般大規(guī)?？删幊踢壿嬈骷臄?shù)字系統(tǒng)設(shè)計(jì)中，只要使用IEEE庫(kù)中的STD_LOGIC_1164、STD_LOGIC_ARITH、STD_LOGIC_SIGNED和STD_LOGIC_UNSIGNED四個(gè)程序包就可以了。

A:對(duì)B:錯(cuò)

答案:對(duì)FOR循環(huán)語(yǔ)句和WHILE循環(huán)語(yǔ)句可以實(shí)現(xiàn)同樣的功能，其區(qū)別是：FOR循環(huán)語(yǔ)句的循環(huán)次數(shù)未知，而WHILE循環(huán)語(yǔ)句的循環(huán)次數(shù)已知。

A:錯(cuò)B:對(duì)

答案:錯(cuò)CORDIC算法的實(shí)現(xiàn)有兩種結(jié)構(gòu)方案：迭代結(jié)構(gòu)和流水線結(jié)構(gòu)。其中在流水線電路結(jié)構(gòu)中，具有多個(gè)相同的單元電路，其中外部輸入XI、YI、ZI作為第一級(jí)流水線單元的輸入X(0)、Y(0)、Z(0)，中間各個(gè)單元首尾相接，也就是第N個(gè)單元的輸入與N-1個(gè)單元的輸出X(N-1),Y(N-1),Z(N-1)相連，第N個(gè)單元的輸出X(N),Y(N),Z(N)又與N+1個(gè)單元的輸入相連，而最后一級(jí)處理單元的輸出X(N)、Y(N)、Z(N)就是整個(gè)系統(tǒng)的輸出XO、YO、ZO。

A:錯(cuò)B:對(duì)

答案:對(duì)XC9500系列器件在結(jié)構(gòu)上基本相同，每個(gè)XC9500器件是由一個(gè)多功能塊FB(FunctionBlock)和輸入/輸出塊IOB組成，并有一個(gè)開(kāi)關(guān)矩陣FastCONNECT完全互連的子系統(tǒng)。

A:對(duì)B:錯(cuò)

答案:對(duì)Spartan-3系列的結(jié)構(gòu)由5個(gè)基本的可編程功能模塊組成，分別是可配置邏輯模塊(CLB)、輸入/輸出模塊(IOB)、存儲(chǔ)器塊（BlockRAM）、乘法器模塊（Multiplier）和數(shù)字時(shí)鐘管理器(DCM)。

A:對(duì)B: