CMOS數(shù)字集成電路知到智慧樹期末考試答案題庫2024年秋寧波大學(xué)

CMOS數(shù)字集成電路知到智慧樹期末考試答案題庫2024年秋寧波大學(xué)互補CMOS邏輯中，上拉網(wǎng)絡(luò)中器件串聯(lián)相當(dāng)于（）操作。

A:與B:或C:或非D:與非

答案:或非對于如圖所示的TSPC正沿觸發(fā)寄存器，其傳播延時是（）個反相器的延時。

A:2B:3C:0D:1

答案:3采用偽NMOS技術(shù)實現(xiàn)一個具有N個輸入的邏輯門所需要的晶體管數(shù)目為（）。

A:2N+1B:N+1C:N+2D:2N

答案:N+1互補CMOS上拉網(wǎng)絡(luò)一般由（）組成。

A:負(fù)載電容B:NMOSC:PMOSD:電阻

答案:PMOS邏輯電路中，NMOS可以下拉低電平至（）。

A:0B:C:D:

答案:0若希望一個反相器對于上升和下降輸入具有相同的傳播延時，可通過以下哪種方法來實現(xiàn)（）。

A:增大電源電壓B:使NMOS和PMOS晶體管的導(dǎo)通電阻近似相等C:減小電源電壓D:使高電平噪聲容限等于低電平噪聲容限

答案:使NMOS和PMOS晶體管的導(dǎo)通電阻近似相等邏輯電路中，PMOS可以上拉高電平至（）。

A:B:C:0D:

答案:/zhs/onlineexam/ansewerImg/202312/e42370585a204001869a2a1765228354.png對于如圖所示的采用多路開關(guān)構(gòu)成的主從型正沿觸發(fā)寄存器，電路的傳播延時為（）。

A:0B:3個反相器的延時，加上1個傳輸門的延時C:3個反相器的延時，加上2個傳輸門的延時D:1個反相器的延時，加上1個傳輸門的延時

答案:1個反相器的延時，加上1個傳輸門的延時/zhs/question-import/formula/202312/0dfff3befe874ff6bf6c52586c951069.png

A:先將一對位線bit和bit_b預(yù)充電至VDD/2，然后升高字線word的電壓B:先將一對位線bit和bit_b預(yù)充電至VDD，然后升高字線word的電壓C:先將所希望寫入的值及其補值驅(qū)動到一對位線bit和bit_b上，然后升高字線word的電壓D:先升高字線word的電壓，然后將所希望寫入的值及其補值驅(qū)動到一對位線bit和bit_b上

答案:/zhs/question-import/formula/202312/e95a3e868fad473ca38f66768288cd49.png

A:2.0VB:0VC:1.5VD:0.5V

答案:/zhs/question-import/formula/202312/e47b1dd265604d8b81e6ca98c4f7c269.png

A:先將兩條位線bit和bit_b預(yù)充電至VDD/2，然后使它們浮空，當(dāng)字線word上升時，直接讀取一對位線bit和bit_b上的值B:先將兩條位線bit和bit_b預(yù)充電至低電平，然后使它們浮空，當(dāng)字線word上升時,位線bit或bit_b被上拉，這代表了要讀出的數(shù)據(jù)C:先將兩條位線bit和bit_b預(yù)充電至高電平，然后使它們浮空，當(dāng)字線word上升時,位線bit或bit_b被下拉，這代表了要讀出的數(shù)據(jù)D:先升高字線word的電壓，然后直接讀取一對位線bit和bit_b上的值

答案:互補CMOS邏輯中，上拉網(wǎng)絡(luò)中器件并聯(lián)相當(dāng)于（）操作。

A:與非B:與C:或非D:或

答案:與非如圖所示的動態(tài)邊沿觸發(fā)寄存器，為了使電路正常工作，對時鐘信號0-0重疊的約束條件為（）。

A:B:C:D:

答案:/zhs/onlineexam/ansewerImg/202312/6ced06966dc148d39d52a9cae150ebff.png高電平噪聲容限NMH表達(dá)式為（）。

A:B:C:D:

答案:/zhs/onlineexam/ansewerImg/202312/25ee27eff35a4e6f9866e8440b97dd5b.png對于如圖所示的采用多路開關(guān)構(gòu)成的主從型正沿觸發(fā)寄存器，電路的建立時間為（）。

A:0B:3個反相器的延時，加上1個傳輸門的延時C:1個反相器的延時，加上1個傳輸門的延時D:3個反相器的延時，加上2個傳輸門的延時

答案:3個反相器的延時，加上1個傳輸門的延時采用動態(tài)CMOS邏輯實現(xiàn)一個具有N個輸入的邏輯門所需要的晶體管數(shù)目為（）。

A:2N+1B:2NC:N+2D:N+1

答案:N+2短溝器件在速度飽和區(qū)的飽和電流（）。

A:隨VDS增大而減小B:隨VDS增大而增大C:與VDS成平方關(guān)系D:與VDS無關(guān)

答案:隨VDS增大而增大要對硅片刻蝕一個窗口，之后再進(jìn)行離子注入，下面描述的操作步驟，正確的工藝順序為（）。①光刻膠的顯影和烘干；②旋轉(zhuǎn)、清洗和干燥；③光刻機曝光；④酸刻蝕⑤涂光刻膠⑥去除光刻膠⑦離子注入

A:⑤③①④②⑦⑥B:⑤③②①⑦④⑥C:⑤①③⑦④②⑥D(zhuǎn):⑤②③①⑦④⑥

答案:⑤③①④②⑦⑥NMOS的襯底電壓升高時，其閾值電壓VTn將（）。

A:減小B:不變C:增大D:無法確定

答案:C:增大邏輯電路中，NMOS可以上拉高電平至（）。

A:0B:C:D:

答案:/zhs/onlineexam/ansewerImg/202312/e42370585a204001869a2a1765228354.png關(guān)于分級字線，下面說法正確的是（）。

A:全局字線仍然很長，但它們的負(fù)載較輕并且能用較寬和較厚的金屬層構(gòu)成B:能節(jié)省能耗，因為只有由局部字線啟動的那些位線才發(fā)生翻轉(zhuǎn)C:局部字線較短并且每條只驅(qū)動較小的一組單元D:字線被劃分成全局和局部兩部分，并再增加一層分布式的譯碼

答案:A/B/C/D離子注入工藝后進(jìn)行的退火工序的主要作用是（）。

A:修復(fù)晶格損傷B:表面平坦化C:激活注入的雜質(zhì)D:在表面形成二氧化硅

答案:A:修復(fù)晶格損傷C:激活注入的雜質(zhì)下面對于np-CMOS的描述中，正確的是（）。

A:利用了n型樹和p型樹邏輯門之間的對偶性來消除串級問題B:由于缺少緩沖器，在門之間也存在與動態(tài)節(jié)點的連線C:由于在邏輯網(wǎng)絡(luò)中PMOS管的電流驅(qū)動較弱，所以p型樹模塊比n型樹模塊更慢D:交替使用n型和p型的動態(tài)邏輯，因而避免了在關(guān)鍵路徑中由多米諾邏輯引入的額外靜態(tài)反相器

答案:利用了n型樹和p型樹邏輯門之間的對偶性來消除串級問題###由于在邏輯網(wǎng)絡(luò)中PMOS管的電流驅(qū)動較弱，所以p型樹模塊比n型樹模塊更慢###交替使用n型和p型的動態(tài)邏輯，因而避免了在關(guān)鍵路徑中由多米諾邏輯引入的額外靜態(tài)反相器###由于缺少緩沖器，在門之間也存在與動態(tài)節(jié)點的連線對于如圖所示的1管DRAM單元，單元讀操作時，下面說法正確的是（）。

A:讀操作將改變x處的單元電平，單元在每次讀操作后必須重新寫入B:位線首先預(yù)充電至VDD/2，然后字線電壓上升，電容與位線分享電荷，使位線電壓變化ΔV的量并能被檢測到C:字線電壓必須升高至VDD才能執(zhí)行讀操作D:單元電容應(yīng)足夠大才能提供合理的位線電壓擺幅

答案:位線首先預(yù)充電至VDD/2，然后字線電壓上升，電容與位線分享電荷，使位線電壓變化ΔV的量并能被檢測到###讀操作將改變x處的單元電平，單元在每次讀操作后必須重新寫入###單元電容應(yīng)足夠大才能提供合理的位線電壓擺幅CMOS反相器的靜態(tài)功耗主要來源于（）。

A:MOSFET的柵極漏電B:pn結(jié)泄漏電流C:亞閾值漏電D:門的開關(guān)活動性

答案:pn結(jié)泄漏電流###亞閾值漏電對于后進(jìn)先出(LIFO)隊列，下面說法正確的是（）。

A:寫操作時，指針增1，如果它到達(dá)最后一個單元，那么LIFO就處于FULL(滿)狀態(tài)B:復(fù)位時，指針初始化指向第一個單元并且LIFO處于EMPTY(空)狀態(tài)C:讀操作時，指針減1，如果它到達(dá)第一個單元那么LIFO就再次處于EMPTY(空)狀態(tài)D:讀和寫采用同一個指針

答案:寫操作時，指針增1，如果它到達(dá)最后一個單元，那么LIFO就處于FULL(滿)狀態(tài)###讀和寫采用同一個指針###復(fù)位時，指針初始化指向第一個單元并且LIFO處于EMPTY(空)狀態(tài)###讀操作時，指針減1，如果它到達(dá)第一個單元那么LIFO就再次處于EMPTY(空)狀態(tài)改變雙穩(wěn)態(tài)電路狀態(tài)的方法是（）。

A:利用門的再生性B:采用差分邏輯結(jié)構(gòu)C:觸發(fā)強度超過反饋環(huán)D:切斷反饋環(huán)路

答案:C:觸發(fā)強度超過反饋環(huán)D:切斷反饋環(huán)路對于多米諾邏輯，下面說法正確的是（）。

A:可以達(dá)到非常高的速度：只存在上升沿的延時，而tpHL等于零B:由于在預(yù)充電期間多米諾門的輸入在低電平，因此無需使用求值晶體管C:電路是有比邏輯D:由于每一個動態(tài)門都有一個靜態(tài)反相器，因此它只能實現(xiàn)非反相邏輯

答案:由于每一個動態(tài)門都有一個靜態(tài)反相器，因此它只能實現(xiàn)非反相邏輯###可以達(dá)到非常高的速度：只存在上升沿的延時，而tpHL等于零對于先進(jìn)先出(FIFO)隊列，下面說法正確的是（）。

A:寫操作時，寫指針提前指向下一個單元，如果它即將趕上讀指針，那么FIFO就處于FULL(滿)狀態(tài)B:復(fù)位時，讀和寫指針都初始化指向第一個單元，并且FIFO處于EMPTY(空)狀態(tài)C:讀操作時，讀指針提前指向下一個單元，如果它趕上寫指針，那么FIFO就再次處于EMPTY(空)狀態(tài)D:常用來在兩個異步數(shù)據(jù)流之間緩沖數(shù)據(jù)

答案:常用來在兩個異步數(shù)據(jù)流之間緩沖數(shù)據(jù)###讀操作時，讀指針提前指向下一個單元，如果它趕上寫指針，那么FIFO就再次處于EMPTY(空)狀態(tài)###復(fù)位時，讀和寫指針都初始化指向第一個單元，并且FIFO處于EMPTY(空)狀態(tài)###寫操作時，寫指針提前指向下一個單元，如果它即將趕上讀指針，那么FIFO就處于FULL(滿)狀態(tài)對于位線檢測中的大信號檢測技術(shù)，下面說法正確的是（）。

A:通常采用靈敏放大器檢測并產(chǎn)生一個數(shù)字輸出B:通常采用高偏斜反相器檢測數(shù)據(jù)C:兩條位線中的一條位線電平只變化很少的數(shù)量D:位線電平在VDD和GND之間擺動

答案:B/CFlash存儲器兩個可靠性方面的度量指標(biāo)是它的保持時間和耐久性。（）

A:錯B:對

答案:對對于一個柵長L和柵寬W都較小的小尺寸晶體管，短溝道和窄溝道效應(yīng)常常會互相抵消。（）

A:對B:錯

答案:對鎖存型的流水線電路也可以采用C2MOS鎖存器來實現(xiàn)，只要鎖存器之間的所有邏輯功能塊不是反相的，C2MOS的流水線電路即是無競爭的。（）

A:對B:錯

答案:對亞閾值電流會導(dǎo)致數(shù)字電路的靜態(tài)功耗，因而希望其越小越好。（）

A:錯B:對

答案:對封裝材料的熱阻并不是越小越好。（）

A:錯B:對

答案:錯邏輯門的動態(tài)功耗可以通過減小它的實際電容和開關(guān)活動性來降低。（）

A:錯B:對

答案:對MOS的襯底電壓對閾值電壓沒有影響。（）

A:對B:錯

答案:錯維持時間是在時鐘邊沿之后數(shù)據(jù)輸入必須仍然有效的時間。（）

A:錯B:對

答案:B:對對于大容量DRAM，開式位線具有較高的信噪比。（）

A:錯B:對

答案:錯使雙穩(wěn)元件改變狀態(tài)的傳統(tǒng)方法是使其強于反饋環(huán)路。（）

A:錯B:對

答案:對降低電源電壓VDD會使反相器的延時增大。（）

A:對B:錯

答案:A:對真單相鐘控鎖存器TSPC可以將邏輯功能嵌入到鎖存器中。（）

A:錯B:對

答案:對分時復(fù)用單個硬件資源來完成多個功能是一種常用來實現(xiàn)面積最小的技術(shù)。（）

A:錯B:對

答案:對偽NMOS門的一個主要缺點是當(dāng)輸出為低時，通過存在于VDD和GND之間的直接電流通路會引起靜態(tài)功耗。（）

A:錯B:對

答案:對MOS的飽和電流與柵源電壓總是成平方關(guān)系。（）

A:對B:錯

答案:錯如果反相器的延時主要受扇出和導(dǎo)線等外部電容的影響，那么改變晶體管的尺寸