FPGA開發(fā)技術框架

FPGA開發(fā)技術框架

一.開發(fā)流程：

1.需求定義

明確系統(tǒng)的性能指標和實現(xiàn)目標。

2.RTL級HDL描述

描述寄存器與寄存器之間的邏輯功能，用綜合工具生成門級網(wǎng)表，描述系

統(tǒng)的功能框架。

3.功能仿真

驗證RTL級描述是否與設計意圖一致。

4.管腳分配與設計約束

將設計文件的輸入輸出信號指定到器件的某個管腳，設置此管腳的電平標

準，設計時序約束，和綜合、布局布線的其他約束。

5.綜合

將RTL級HDL語言翻譯成由與、或、非等基本邏輯單元組成的門級連接

并優(yōu)化，生成門級網(wǎng)表文件。

6.門級仿真

檢查綜合結(jié)果是否與設計一致。

7.布局布線

將生成的網(wǎng)表和寄存器資源合理配置。

8.時序/時延分析

獲得布局布線后系統(tǒng)的延遲信息，發(fā)現(xiàn)時序違規(guī)，較好的反應系統(tǒng)的實際

工作情況。

9.配置與下載

通過Programmer將布局布線后的配置文件卜載到FPGA上，對硬件進行

編程，一般配置文件為.POF或者.SOF格式，下載分為AS,PS,JTAG等方

式。

二.開發(fā)工具：

FPGA常用開發(fā)軟件

集成的PLD/FPGA開發(fā)環(huán)境

這類軟件都是由PLD/FPGA芯片廠家提供，基本都可以完成所有的設計輸入（原

理圖或HDL）,仿真，綜合，布線，下載等工作。

Altera公司上一代的PLD開發(fā)軟

MaxplusII

件，使用者眾多。目前Altera已

學習資料下

經(jīng)停止開發(fā)MaxplusII,而轉(zhuǎn)向

載

MAX+PLUS*IIQuartusII軟件平臺

Altera公司的免費PLD開發(fā)軟用網(wǎng)卡號申

件,界面與標準版的版xplusllislicense

MaxplusIIBaseline

完全一樣，但需要通過使用如沒有網(wǎng)

MAX+PI.IJSTTAdvancedSvnt.hsis卡.用以用

插件才能支持VHDL/Verilog。該硬盤號申

支持MAX7000/3000和部分請，

FLEX/ACEX芯片（如1K3O,6O16license會

等），共47.1M發(fā)到你的電

干信箱，有

效期為6個

月，到期后

可再申請

用網(wǎng)卡號申

Altera公司的免費PLD開發(fā)軟請

件,界面與標準版的MaxplusIIlicense,

完全一樣，只支持MAX7000和如沒有網(wǎng)

MaxplusIIE+MAX

MAX3000系列器件，本身支持不復卡，可以用

雜的VHDL和Verilog綜合，軟件硬盤號中

較小，共26.8M請，其他同

上

QuartusII

Altera公司新一代PLD開發(fā)軟

學習資料下

件，適合大規(guī)模FPGA的開發(fā)

我

QUARTUS"

用網(wǎng)仔號中

Altera公司的meifeuiPLD開發(fā)請license

軟件QuartusII的免費版本，推license有

QuartusITWebEdition

薦使用256M以上內(nèi)存，安裝有NT效期為150

或win2000的機器天，到期后

可再申請

FOUNDATION

Xilinx公司上一代的PLD開發(fā)軟

Foundation

件，目前Xilinx已經(jīng)停止開發(fā)

學習資料F

Foundation,而轉(zhuǎn)向ISE軟件平

載

ISE4.1中文

Xilinx公司目前的PLD開發(fā)軟件

心學習資料

AILLTSHESK￡DYOUNUD

不需要安裝

Xilinx公司的免費PLD開發(fā)軟件,

license,

不需下載，可在線編譯，結(jié)果用

但必須注

WebFITTERe-mail發(fā)送到信箱。使用簡單，

冊，申請用

但要求較快的聯(lián)網(wǎng)速度。支持

戶和

XC9500和CoolRunner系列

password

Xilinx公司的免費PLD開發(fā)軟件,

支持

WebPACKISE

XC9500,coolrunner,Spartan/II,

部分Virtex/E/II器件

Lattice公司的PLD開發(fā)軟件，目

ispDesignEXPERT

前最新軟件改名為：ispLEVER

需要注冊

Lattice公司的免費PLD開發(fā)軟license有

ispLEVERStarter件,支持600個宏單元以下的效期為6個

Lattice芯片的設計月，到期后

可再申請

WrapCypress公司開發(fā)軟件

ACTEL公司開發(fā)軟件

Quicklogic公司開發(fā)軟件

ABEL4.0開發(fā)GAL/PAL的軟件，DOS界面免費

ABEL5.0開發(fā)GAL/PAL的軟件，DOS界面免費

為了提高設計效率，優(yōu)化設計結(jié)果，很多廠家提供了各種專業(yè)軟件，用以配合PLD/FPGA芯片廠家提供工

具進行更高效率的設計，最常見的組合是：同時使用專業(yè)HDL邏輯綜合軟件和PLD/FPGA芯片廠家提供的

軟件。

HDL前端輸入與系統(tǒng)管理軟件

這類軟件主要是幫助用戶完成HDL文本的編輯和輸入工作，提高輸入效率，并不是必須的，更多人更習慣

使用集成開發(fā)軟件或者綜合/仿真工具中自帶的文本編輯器，甚至可以直接使用普通文本編輯器。

一個使用廣泛的編輯器，大部分版本并不直接支持HDL,但可以

將下面的文件中的文字添加到WORDFILE,txt中（該文件在

UItraEdit

UltraEdit安裝目錄下），即可支持相應的語言編輯，關鍵字將

用不同色彩標出。VHDL87VHDL93VerilogHDL11

VHDL/verilog專用編輯器，可大小寫自動轉(zhuǎn)換，縮進，折疊，格

HDLTurbo

式編排很方便?？芍苯邮褂肍PGAadvantage做后端處理,此套軟件

Writer

也可以編輯C/C++,Java等多重語言，

HDLMentor公司的前端設計軟件，包括5個部分，涉及設計管理，分

Designer析，輸入等，原Renoir軟件也已轉(zhuǎn)到HDLDesignerSeries

Serieswww.mentor,com/hdldesigner

Visial

VHDL/可視化的HDL/Verilog編輯工具，可以通過畫流程圖等可視化方法

Visal生成一部分VIIDL/Verilog代碼innoveda公司出品

Verilog

VisualVisialHDL的下一代產(chǎn)品，能夠輔助系統(tǒng)級到電路級的設計

Elitewww.innoveda.com/products/datasheets_HTML/visualelite.asp

HDL邏輯綜合軟件

這類軟件將把HDL語言翻譯成最基本的與或非門的連接關系（網(wǎng)表），輸出edf文件，導給PLD/FPGA廠

家的軟件進行試配和布線。為了優(yōu)化結(jié)果，在進行復雜HDL設計時，基本上都會使用這些專業(yè)的邏輯綜

合軟件，而不使用PLD/FPGA廠家的集成開發(fā)軟件中自帶的邏輯綜合功能。

Q

Synplify/SynplifyPro,

VHDL/Verilog綜合軟件，口碑相當不Synplify學習資

錯。Synplicity公司出品。下載試用料?

Synplicity版

LeonardoSpectrum,VHDL/VerilogHDLLeonadoSpectrum

ApecfrMm綜合軟件。（Mentor公司）下載試用

版使用入門口］

PrecisionRTL

Mentor公司最新的VHDL/VerilogldDL

PrecisionPhysical綜合軟件

FPGAComplierll,VHDL/Verilog綜合

軟件，Synopsys公司已停止發(fā)展FPGAexpress學

FPGAexpress軟件，而轉(zhuǎn)到FPGA習資料

synopsys,CompilerII平臺。

ALtera的一個免費HDL綜合工具，安

裝后可以直接使用，是MaxpluslI的

MAX+PLUSIIAdvanced

一個插件，用這個插件進行語言綜使用手冊

Synthsis11

合，比直接使用MaxpluslI綜合的效

果好。卜載（15M）

HDL仿真軟件

對設計進行校驗仿真，包括布線以前的功能仿真（前仿真）和布線以后包含延時的時序仿真（后仿真），

對于一些復雜的HDL設計可能需要這些軟件專業(yè)的仿真功能。

VHDL/VerilogHDL仿真軟件，功能比ActiveHDL

Modelsim

強大，使用比ActivellDL復雜。Mentor的子公司

學習資料

ModelTech出品。更多信息可瀏覽:

（中文）

€http://ww.model,com,卜載試用板

ModleSim

Active

VHDL/VerilogHDL仿真軟件,人機界面較好,簡HDL6.1

ActiveHDL

單易用。Aidm公司出品卜.載試用版使用簡介

NEW

Cadence公司出品，很好的Verilog/VHDL仿真工

cadence具,其中NC-Verilog的前身是著名的Verilog

仿真軟件:Verilog-XL,用于Verilog仿真;NC-

VHDL,用于VHDL仿真：NC-Sim,是Verilog/VIIDL

NC-Verlog/NC-VHDL/NC--SIM混合語言仿真工具

VCS是Synopsys公司的VerilogHDL仿真軟件，

synopsys反映不錯;scirocco是Synopsys公司的VHDL仿

真軟件，似乎沒有VCS出名

其他相關軟件

Mentor公司出品，VHDL/Verilog完整開發(fā)系統(tǒng)，

可以完成除了布線以外所有的工作，包括三套軟

件：HDLDesignerSeries（輸入及項目管理），

AdvantageLeonardo.Spectrum（綜合）/fUModelsim（仿真）

下載試用版

Debussy學

VHDL/Verilog專用調(diào)試和代碼優(yōu)化軟件，多用于復

Debussy習資料

雜設計的調(diào)試，如CPU設計www.novas,com

(5.27M)

VisualIP可以為IPcore供源代碼保護和用戶仿真模型

X-HDL可實現(xiàn)VHDL和Verilog語言的相互自動轉(zhuǎn)化

靜態(tài)時序分析軟件，Synopsys公司出品，多用于

PrimeTime

ASIC設計，也可以用于FPGA/PLD設計

ISE與與Mathlab的接口，利用IP核在Mathlab中

SystemGenerator

快速完成數(shù)字信號處理的仿真和最終FPGA實現(xiàn)

QuartusII與Mathlab的接口，利用IP核在

DSPBuilderMathlab中快速完成數(shù)字信號處理的仿真和最終

FPGA實現(xiàn)

配合QuartusTI,可以完成集成CPU的FPGA芯片的

SOPCBuilder

開發(fā)工作

AmplifySynplicily公司出品，物理級綜合工具

Synplicity公司最新推出的一種驗證工具，可以在

IndentifyFPGA工作時查看實際的節(jié)點信號，甚至可以像調(diào)試

單片機一樣，在HDL代碼中設斷點

三.FPGA芯片結(jié)構

1.2.1FPGA工作原理與簡介

FPGA是在PAL、GAL、EPLD、CPLD等可編程器件的基礎上進一步發(fā)展的產(chǎn)物。它是作

為ASIC領域中的一種半定制電路而出現(xiàn)的，即解決了定制電路的不足，又克服了原有可

編程器件門電路有限的缺點。

由于FPGA需要被反復燒寫，它實現(xiàn)組合邏輯的基本結(jié)構不可能像ASIC那樣通過固定的

與非門來完成，而只能采用一種易于反復配置的結(jié)構。查找表可以很好地滿足這一要求，

目前主流FPGA都采用了基于SRAM工藝的查找表結(jié)構，也有一些軍品和宇航級FPGA采

用Flash或者熔絲與反熔絲工藝的查找表結(jié)構。通過燒寫文件改變查找表內(nèi)容的方法來實

現(xiàn)對FPGA的重復配置。

根據(jù)數(shù)字電路的基本知識可以知道，對于一?個"輸入的邏輯運算，不管是與或非運算還

是異或運算等等，最多只可能存在2〃種結(jié)果。所以如果事先將相應的結(jié)果存放于一個存

貯單元，就相當于實現(xiàn)了與非門電路的功能。FPGA的原理也是如此，它通過燒寫文件去

配置查找表的內(nèi)容，從而在相同的電路情況下實現(xiàn)了不同的邏輯功能。

查找表(Look-Up-Table)簡稱為UJT,LUT本質(zhì)上就是一個RAM。目前FPGA中多使用

4輸入的LUT,所以每一個L5■可以看成一個有4位地址線的的RAM.當用戶通過原

理圖或HDL語言描述了?個邏輯電路以后，PLD/FPGA開發(fā)軟件會自動計算邏輯電路的

所有可能結(jié)果，并把真值表(即結(jié)果)事先寫入RAM,這樣，每輸入一個信號進行邏輯

運算就等于輸入一個地址進行查表，找出地址對應的內(nèi)容，然后輸出即可。

LUT具有和邏輯電路相同的功能。實際上，LUT具有更快的執(zhí)行速度和更大的規(guī)模。

由于基于LUT的FPGA具有很高的集成度，其器件密度從數(shù)萬門到數(shù)千萬門不等，可以

完成極其復雜的時序與邏輯組合邏輯電路功能，所以適用于高速、高密度的高端數(shù)字邏輯

電路設計領域。其組成部分主要有可編程輸入/輸出單元、基本可編程邏輯單元、內(nèi)嵌

SRAM、豐富的布線資源、底層嵌入功能單元、內(nèi)嵌專用單元等，主要設計和生產(chǎn)廠家有

Xilinx、Altera、Lattice^Actel>Atmel和QuickLogic等公司，其中最大的是Xilinx、

Altera>Lattice三家。

如前所述，F(xiàn)PGA是由存放在片內(nèi)的RAM來設置其工作狀態(tài)的，因此工作時需要對片內(nèi)

RAM進行編程。用戶可根據(jù)不同的配置模式，采用不同的編程方式。FPGA有如卜幾種配

置模式：

?并行模式：并行PROM、Flash配置FPGA；

?主從模式：一片PROM配置多片F(xiàn)PGA：

?串行模式：串行PROM配置FPGA；

?外設模式：將FPGA作為微處理器的外設，由微處理器對其編程。

目前，F(xiàn)PGA市場占有率最高的兩大公司Xilinx和Altera生產(chǎn)的FPGA都是基于SRAM工

藝的，需要在使用時外接一個片外存儲器以保存程序。上電時，F(xiàn)PGA將外部存儲器中的

數(shù)據(jù)讀入片內(nèi)RAM,完成配置后，進入工作狀態(tài)；掉電后FPGA恢復為白片，內(nèi)部邏輯

消失。這樣FPGA不僅能反復使用，還無需專門的FPGA編程器，只需通用的EPROM、

PROM編程器即可。ActeLQuickLogic等公司還提供反熔絲技術的FPGA,只能下載一

次，具有抗輻射、耐高低溫、低功耗和速度快等優(yōu)點，在軍品和航空航天領域中應用較

多，但這種FPGA不能重復擦寫，開發(fā)初期比較麻煩，費用也比較昂貴。Lattice是ISP技

術的發(fā)明者，在小規(guī)模PLD應用上有一定的特色。早期的Xilinx產(chǎn)品一般不涉及軍品和

宇航級市場，但目前已經(jīng)有QPro-R等多款產(chǎn)品進入該類領域。

1.2.2FPGA芯片結(jié)構

目前主流的FPGA仍是基于查找表技術的，已經(jīng)遠遠超出了先前版本的基本性能，并且整

合了常用功能（如RAM、時鐘管理和DSP）的硬核（ASIC型）模塊。FPGA芯片主要由

6部分完成，分別為：可編程輸入輸出單元、基本可編程邏輯單元、完整的時鐘管理、嵌

入塊式RAM、豐富的布線資源、內(nèi)嵌的底層功能單元和內(nèi)嵌專用硬件模塊。

每個模塊的功能如下：

1.可編程輸入輸出單元（IOB）

可編程輸入/輸出單元簡稱I/O單元，是芯片與外界電路的接口部分，完成不同電氣特性

下對輸入/輸出信號的驅(qū)動與匹配要求。FPGA內(nèi)的I/O按組分類，每組都能夠獨立地支持

不同的I/O標準。通過軟件的靈活配置，可適配不同的電氣標準與I/O物理特性，可以調(diào)

整驅(qū)動電流的大小，可以改變上、下拉電阻。目前，I/。口的頻率也越來越高，一些高端

的FPGA通過DDR寄存器技術可以支持高達2Gbps的數(shù)據(jù)速率。

外部輸入信號可以通過IOB模塊的存儲單元輸入到FPGA的內(nèi)部，也可以直接輸入FPGA

內(nèi)部。當外部輸入信號經(jīng)過IOB模塊的存儲單元輸入到FPGA內(nèi)部時，其保持時間

（HoldTime）的要求可以降低，通常默認為0。

為了便了管理和適應多種電器標準，F(xiàn)PGA的IOB被劃分為若干個組（bank）,每個

bank的接口標準由其接口電壓VCOO決定，一個bank只能有一種VCCO,但不同bank

的VCOO可以不同。只有相同電氣標準的端口才能連接在一起，VCOO電壓相同是接口標

準的基本條件。

2.可配置邏輯塊（CLB）

CLB是FPGA內(nèi)的基本邏輯單元。CLB的實際數(shù)量和特性會依器件的不同而不同，但是每

個CLB都包含?個可配置開關矩陣，此矩陣由4或6個輸入、一些選型電路（多路復用

器等）和觸發(fā)器組成。開關矩陣是高度靈活的，可以對其進行配置以便處理組合邏輯、

移位寄存器或RAM。在刈inx公司的FPGA器件中，CLB由多個（一般為4個或2個）相

同的Sice和附加邏輯構成。每個CLB模塊不僅可以用于實現(xiàn)組合邏輯、時序邏輯，還可

以配置為分布式RAM和分布式ROM。

Sice是Xilinx公司定義的基本邏輯單位，其內(nèi)部結(jié)構如圖1-4所示，一個Slice由兩個4

輸入的函數(shù)、進位邏輯、算術邏輯、存儲邏輯和函數(shù)復用器組成。算術邏輯包括一個異或

門（XORG）和?個專用與門（MULTAND）,個異或門可以使一個Sice實現(xiàn)2bit全加

操作，專用與門用于提高乘法器的效率；進位邏輯由專用進位信號和函數(shù)復用器

（MUXC）組成，用于實現(xiàn)快速的算術加減法操作；4輸入函數(shù)發(fā)生器用于實現(xiàn)4輸入

LUT、分布式RAM或16比特移位寄存器（Virtex-5系列芯片的Sice中的兩個輸入函數(shù)

為6輸入，可以實現(xiàn)6輸入LUT或64比特移位寄存器）；進位邏輯包括兩條快速進位

鏈，用于提高CLB模塊的處理速度。

3.數(shù)字時鐘管理模塊（DCM）

業(yè)內(nèi)大多數(shù)FPGA均提供數(shù)字時鐘管理（Xilinx的全部FPGA均具有這種特性）。Xilinx推

出最先進的FPGA提供數(shù)字時鐘管理和相位環(huán)路鎖定。相位環(huán)路鎖定能夠提供精確的時鐘

綜合，且能夠降低抖動，并實現(xiàn)過濾功能。

4.嵌入式塊RAM（BRAM）

大多數(shù)FPGA都具有內(nèi)嵌的塊RAM,這大大拓展了FPGA的應用范圍和靈活性。塊RAM

可被配置為單端口RAM、雙端口RAM、內(nèi)容地址存儲器（CAM）以及FIFO等常用存儲

結(jié)構。RAM.FIFO是比較普及的概念，在此就不冗述。CAM存儲器在其內(nèi)部的每個存儲

單元中都有一個比較邏輯，寫入CAM中的數(shù)據(jù)會和內(nèi)部的每一個數(shù)據(jù)進行比較，并返回

與端口數(shù)據(jù)相同的所有數(shù)據(jù)的地址，因而在路由的地址交換器中有廣泛的應用。除了塊

RAM,還可以將FPGA中的LUT靈活地配置成RAM、ROM和FIFO等結(jié)構。在實際應用

中，芯片內(nèi)部塊RAM的數(shù)量也是選擇芯片的個重要因素。

單片塊RAM的容量為18k比特，即位寬為18比特、深度為1024,可以根據(jù)需要改變其

位寬和深度，但要滿足兩個原則：首先，修改后的容量（位寬深度）不能大于18k比

特；其次，位寬最大不能超過36比特。當然，可以將多片塊RAM級聯(lián)起來形成更大的

RAM,此時只受限于芯片內(nèi)塊RAM的數(shù)量，而不再受上面兩條原則約束。

5.豐富的布線資源

布線資源連通FPGA內(nèi)部的所有單元，而連線的長度和工藝決定著信號在連線上的驅(qū)動能

力和傳輸速度。FPGA芯片內(nèi)部有著豐富的布線資源，根據(jù)工藝、長度、寬度和分布位置

的不同而劃分為4類不同的類別。第一類是全局布線資源，用于芯片內(nèi)部全局時鐘和全局

復位/置位的布線；第二類是長線資源，用以完成芯片Bank間的高速信號和第二全局時

鐘信號的布線；第三類是短線資源，用于完成基本邏輯單元之間的邏輯互連和布線；第四

類是分布式的布線資源，用于專有時鐘、復位等控制信號線。

在實際中設計者不需要直接選擇布線資源，布局布線器可白動地根據(jù)輸入邏輯網(wǎng)表的拓撲

結(jié)構和約束條件選擇布線資源來連通各個模塊單元。從本質(zhì)上講，布線資源的使用方法和

設計的結(jié)果有密切、直接的關系。

6.底層內(nèi)嵌功能單元

內(nèi)嵌功能模塊主要指DLL(DelayLockedLoop)、PLL(PhaseLockedLoop)、DSP和

CPU等軟處理核(Softcore)。現(xiàn)在越來越豐富的內(nèi)嵌功能單元，使得單片F(xiàn)PGA成為了

系統(tǒng)級的設計工具，使其具備了軟硬件聯(lián)合設計的能力，逐步向SOC平臺過渡。

DLL和PLL具有類似的功能，可以完成時鐘高精度、低抖動的倍頻和分頻，以及占空比調(diào)

整和移相等功能。Xilinx公司生產(chǎn)的芯片上集成了DLL,Altera公司的芯片集成了PLL,

Lattice公司的新型芯片上同時集成了PLL和DLL。PLL和DLL可以通過IP核生成的工具

方便地進行管理和配置。

7.內(nèi)嵌專用硬核

內(nèi)嵌專用硬核是相對底層嵌入的軟核而言的，指FPGA處理能力強大的硬核(Hard

Core),等效于ASIC電路。為了提高FPGA性能，芯片生產(chǎn)商在芯片內(nèi)部集成了一些專

用的硬核。例如：為了提高FPGA的乘法速度，主流的FPGA中都集成了專用乘法器；為

了適用通信總線與接口標準，很多高端的FPGA內(nèi)部都集成了串并收發(fā)器(SERDES),

可以達到數(shù)十Gbps的收發(fā)速度。

Xilinx公司的高端產(chǎn)品不僅集成了R)werPC系列CPU,還內(nèi)嵌了DSPCore模塊，其相應

的系統(tǒng)級設計工具是EDK和PlatformStudio,并依此提出了片上系統(tǒng)(Systemon

Chip)的概念。通過PawerPC、Mirobla