EDA技術(shù)期末試卷含答案

班級(jí)學(xué)號(hào)姓名密封線(xiàn)內(nèi)不得答題PAGE第2頁(yè)（共3頁(yè)）一、單項(xiàng)選擇題（30分）1.以下描述錯(cuò)誤的是CA.QuaｒtuｓIＩ是Ａlｔera提供的FPGＡ／CPＬD集成開(kāi)發(fā)環(huán)境B．Altｅra是世界上最大的可編程邏輯器件供應(yīng)商之一Ｃ．MAX＋plusII是Ａltera前一代ＦPGA/CPLD集成開(kāi)發(fā)環(huán)境ＱｕarｔusII的更新?lián)Q代新產(chǎn)品D．QuaｒｔuｓＩI完全支持VHDL、Ｖｅriｌｏg的設(shè)計(jì)流程2.以下工具中屬于FＰGA／CPLＤ開(kāi)發(fā)工具中的專(zhuān)用綜合器的是ＢＡ.ModelSimB.LeonarｄｏSpectrｕｍC.AｃtiveHDLD.QuarｔusII3．以下器件中屬于Ｘilinx公司生產(chǎn)的是ＣA．ｉsｐLSI系列器件B.ＭAX系列器件C.XＣ95０0系列器件D.FLEＸ系列器件4．以下關(guān)于信號(hào)和變量的描述中錯(cuò)誤的是BA．信號(hào)是描述硬件系統(tǒng)的基本數(shù)據(jù)對(duì)象,它的性質(zhì)類(lèi)似于連接線(xiàn)Ｂ.信號(hào)的定義范圍是結(jié)構(gòu)體、進(jìn)程C．除了沒(méi)有方向說(shuō)明以外，信號(hào)與實(shí)體的端口概念是一致的D．在進(jìn)程中不能將變量列入敏感信號(hào)列表中5．以下關(guān)于狀態(tài)機(jī)的描述中正確的是BA.Moore型狀態(tài)機(jī)其輸出是當(dāng)前狀態(tài)和所有輸入的函數(shù)B.與Moore型狀態(tài)機(jī)相比,Mealy型的輸出變化要領(lǐng)先一個(gè)時(shí)鐘周期Ｃ.Meａｌy型狀態(tài)機(jī)其輸出是當(dāng)前狀態(tài)的函數(shù)D.以上都不對(duì)６．下列標(biāo)識(shí)符中，B是不合法的標(biāo)識(shí)符。A.PP0??B．ENDC.Not_Acｋ? Ｄ.sｉg７．大規(guī)模可編程器件主要有FPGＡ、CPLD兩類(lèi)，下列對(duì)CPLD結(jié)構(gòu)與工作原理的描述中，正確的是C。A.CＰLＤ即是現(xiàn)場(chǎng)可編程邏輯器件的英文簡(jiǎn)稱(chēng)B．CPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件C.早期的CPLD是從ＧAＬ的結(jié)構(gòu)擴(kuò)展而來(lái)D．在Ａltｅｒａ公司生產(chǎn)的器件中,ＦLEX10K系列屬ＣＰLD結(jié)構(gòu)８.綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟,在下面對(duì)綜合的描述中，D是錯(cuò)誤的。A．綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過(guò)程B．綜合就是將電路的高級(jí)語(yǔ)言轉(zhuǎn)化成低級(jí)的，可與FPGA／CPＬＤ的基本結(jié)構(gòu)相映射的網(wǎng)表文件C.為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束,稱(chēng)為綜合約束D.綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過(guò)程,并且這種映射關(guān)系是唯一的(即綜合結(jié)果是唯一的)9．嵌套使用IＦ語(yǔ)句,其綜合結(jié)果可實(shí)現(xiàn)A。A.帶優(yōu)先級(jí)且條件相與的邏輯電路B．條件相或的邏輯電路C.三態(tài)控制電路D.雙向控制電路１0.在ＶＨDＬ語(yǔ)言中，下列對(duì)時(shí)鐘邊沿檢測(cè)描述中,錯(cuò)誤的是D。A．ｉfclk'ｅvｅnｔandclｋ=‘１’tｈenB．ifｆaｌｌiｎg＿edgｅ(clk)thenＣ．ifclk’evｅnｔandclk=‘０’thenD．ifclｋ’stabｌeandnotcｌk=‘1’theｎ１1.下列那個(gè)流程是正確的基于EＤA軟件的FPＧA／CＰLD設(shè)計(jì)流程BA.原理圖／ＨDL文本輸入→適配→綜合→功能仿真→編程下載→硬件測(cè)試B.原理圖/HＤL文本輸入→功能仿真→綜合→適配→編程下載→硬件測(cè)試C.原理圖／HDL文本輸入→功能仿真→綜合→編程下載→→適配硬件測(cè)試;D．原理圖/HDL文本輸入→功能仿真→適配→編程下載→綜合→硬件測(cè)試１2．在VHDL語(yǔ)言中,下列對(duì)進(jìn)程(PROCＥＳＳ）語(yǔ)句的語(yǔ)句結(jié)構(gòu)及語(yǔ)法規(guī)則的描述中,正確的是A。A．PROCESS為一無(wú)限循環(huán)語(yǔ)句;敏感信號(hào)發(fā)生更新時(shí)啟動(dòng)進(jìn)程，執(zhí)行完成后,等待下一次進(jìn)程啟動(dòng)B.敏感信號(hào)參數(shù)表中,應(yīng)列出進(jìn)程中使用的所有輸入信號(hào)C.進(jìn)程由說(shuō)明部分、結(jié)構(gòu)體部分、和敏感信號(hào)參數(shù)表三部分組成Ｄ.當(dāng)前進(jìn)程中聲明的變量也可用于其他進(jìn)程13．下列語(yǔ)句中,不屬于并行語(yǔ)句的是B?A．進(jìn)程語(yǔ)句?B．CAＳE語(yǔ)句?C．元件例化語(yǔ)句?Ｄ．WHEＮ…ＥLＳE…語(yǔ)句14.ＶHDL語(yǔ)言共支持四種常用庫(kù),其中哪種庫(kù)是用戶(hù)的ＶＨＤL設(shè)計(jì)現(xiàn)行工作庫(kù)D?A.ＩEEE庫(kù)?B.VＩTＡＬ庫(kù) C．ＳＴD庫(kù)?D．WＯRK庫(kù)１5.VHDＬ語(yǔ)言是一種結(jié)構(gòu)化設(shè)計(jì)語(yǔ)言；一個(gè)設(shè)計(jì)實(shí)體(電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分,結(jié)構(gòu)體描述D。A.器件外部特性B．器件的綜合約束C.器件外部特性與內(nèi)部功能D.器件的內(nèi)部功能二、EDA名詞解釋,寫(xiě)出下列縮寫(xiě)的中文含義(１0分）１.CPLＤ:復(fù)雜可編程邏輯器件2．ASIC：專(zhuān)用集成電路3．ＬUＴ：查找表4.EDA：電子設(shè)計(jì)自動(dòng)化5.ROM:只讀存儲(chǔ)器三、程序填空題（20分）以下是一個(gè)模為２４（0~2３)的8421ＢCＤ碼加法計(jì)數(shù)器VHDL描述，請(qǐng)補(bǔ)充完整LIBＲARYＩEＥE;USＥIＥEＥ.STD_LＯGIC_11６4.ALＬ;ENTITYｔbIＳＰORT(CLK:IＮＳＴD_LＯGＩC；ＳHI,ＧE：OUTINＴEGEREND;ARCHIＴEＣTUREbｈvOFtbISSIGNAＬSＨＩ1，GE1:INTＥGERRＡＮＧEBEＧIN PROCESS（ＣLK)BEGIN IFCLK＇ＥＶENＴANDＣＬK='１'then ＩFGE1=９ＴHEN?GE1<＝０；SHI1＜=ＳＨI1+１；ELSIFSHI１=２ANDGE1＝3ＴＨEＮSHI1<＝０;GE1<=0;ELＳEGE1<=ＧE1+1;ＥNDIＦ; ＥNDIF;ENDPＲOCESＳ;GE<=GE1;SHI<=SHＩ1；ＥNDｂhv；四、程序改錯(cuò)題(仔細(xì)閱讀下列程序后回答問(wèn)題，12分）１ＬIBＲARＹI(mǎi)EEE;２UＳEIＥEＥ.ＳTD_LOGIC_1164．ALL;３ＵSEIＥEE.SＴD＿ＬO(píng)GIＣ_UNSＩGNED.ALL;4ＥNＴＩTＹgｃIS５PＯRT(CＬK:INSTD＿ＬO(píng)ＧIC;6Q:OUTSTＤ＿ＬO(píng)ＧＩC＿VＥCTOR(３DOWNTO0));7ＥNＤgc;８ARCHITECTUREｂｈｖOFgｃIＳ９ SIGＮAＬQ1:ＲＡNＧE０TＯ9;10BEGＩN1１ PROCESS(clk,Q)１2BEGIN1３ IFRISING_EDGＥ（CLK)THEN14ＩFＱ１<"１０01"ＴHEN1５ Ｑ1<=Q1+1;16 ELSE17Ｑ1<＝(ＯTHERS=>'0');18ENＤIＦ;１9ENDIF;20ENDＰＲOCEＳS;21 Q<=Q1;２２ＥNDｂhv;程序編譯時(shí),提示的錯(cuò)誤為：Erｒor:Ｌine9：Fｉlee:\mｙwork\tｅsｔ＼gc．vhd：ＶHDLｓynｔaxerrｏr:sｕｂtypeinｄｉｃatｉonmusｔhavereｓoｌuｔioｎfuｎctｉonortypemark,butfoundＲANＧEinsｔeadＥｒroｒ：Liｎe11:Filee：\myｗoｒk＼test\gc.vhｄ:iｎteｒfａceDecｌaratｉoｎerroｒ:can'tｒｅａｄport"Q"oｆmodeOUT請(qǐng)回答問(wèn)題：在程序中存在兩處錯(cuò)誤,試指出并修改正確(如果是缺少語(yǔ)句請(qǐng)指出應(yīng)該插入的行號(hào))答：（1)第9行有誤，SＩＧNALQ1:ＲANGE0TO9數(shù)據(jù)類(lèi)型有誤，應(yīng)該改成SIGNALQ1:ＳTD_LOGIC_ＶEＣTＯR(3DOWNTＯ0）（２)第１1行有誤，敏感信號(hào)列表中不能出現(xiàn)輸出端口,應(yīng)該改成ＰROCESS(clｋ)五、(28分)1．試用VHＤL描述一個(gè)外部特性如圖所示的Ｄ觸發(fā)器。（1０分）參考程序如下：LIBＲARYIＥEＥ;UＳEＩEEE.STD_LOＧIＣ_1164.ALＬ;EＮTＩTYmyｄffＩＳPORT(CLK:ＩNＳＴD_LOGIC;D:ＩＮSTＤ_LOGＩC;Q:OUTSTD_ＬＯGIC)；ENＤ;ＡRＣHITECTUREｂｈvOFｍｙｄｆfISＢEGINＰROCESＳ(CLK)BEGINIFCLK＇EVＥＮTＡNDＣLK=＇１'THENQ＜=D；ENDＩF；ＥNDＰROCＥSS；END;２.下圖為某一狀態(tài)機(jī)對(duì)應(yīng)的狀態(tài)圖，試用VＨDL語(yǔ)言描述這一狀態(tài)機(jī)。(１8分)參考程序如下:LIBＲＡRYＩEＥE;USEＩEEE.ＳTD_ＬO(píng)GIC_116４.ALL;ENTITYFSM2ISPORT(clｋ,resｅｔ,iｎ１:INSTD_LＯGIＣ;ｏut1:OＵTSTD_LOGIＣ＿ＶECTOR(3ｄｏwnto0))；EＮＤ；ＡＲCHＩTECＴUREbhｖOFＦＳＭ2ISTＹPEstate_typeＩS(ｓ０,s1,ｓ２，s3);SＩGNALcuｒrent＿sｔatｅ,next_sｔaｔｅ：state_tyｐe;BEGINP1:PＲOCESＳ(cｌk,rｅsｅt)BＥGINＩFreｓet=‘1’ＥLSＩFcｌk=＇１＇ANDclｋ'EＶENTTHEＮcurｒent_staｔｅ<=neｘt_sｔate;EＮDＩF;ENDPＲＯCESS;P2:PROCESＳ(cｕrｒｅnt_ｓｔate）BEGＩNｃａsecurrｅnt_ｓtａｔeiｓＷHENs0＝>IFin1=‘１’EＬSEnｅxｔ_sｔate<=ｓ0；EＮDIF；ＷＨENｓ1=>ＩFiｎ1='０'ＴHＥNｎｅｘｔ_ｓtａt(yī)e＜=S２;ELSＥｎext_stａt(yī)e＜=s1;ENDIF；WHEＮs2＝＞IFin1='1'THENnｅxt_statｅ<=S3;ＥLSEｎext＿state<=s２;ＥNＤIＦ;WHENｓ3=＞ＩＦｉn１='0'THENｎｅｘt＿state<=S０;ELSEnext_staｔe<=s3;EＮDIF；enｄcase；ＥＮDPROCEＳS;p3:PＲＯCＥＳS（cuｒrent_stａt(yī)e)ＢEGIＮcaseｃuｒrent_stateisWHENs0=>IFｉｎ1=‘1’THENoｕｔ1<=“１０01EＬSEout1<="0000";ENDIF;WHＥNs1=＞IFｉn1＝'０'ＴHENｏｕt1<＝"1１0０＂;