數(shù)字電路與邏輯設(shè)計(jì) 課件 10-時(shí)序邏輯電路4

時(shí)序邏輯電路4數(shù)字邏輯電路與片上系統(tǒng)第十講授課內(nèi)容觸發(fā)器寄存器同步時(shí)序電路分析同步時(shí)序電路設(shè)計(jì)計(jì)數(shù)器應(yīng)用實(shí)例多功能的家用數(shù)字定時(shí)器。為一款廚房用定時(shí)器設(shè)計(jì)時(shí)序控制邏輯。該定時(shí)器需要具備倒計(jì)時(shí)、回滾計(jì)時(shí)、以單個(gè)按鈕控制啟動(dòng)和停止的功能。具體要求如下：（1）設(shè)定倒計(jì)時(shí)值：初始時(shí)通過外部輸入設(shè)定倒計(jì)時(shí)值（4位二進(jìn)制數(shù)）。定時(shí)器在啟動(dòng)（S）信號變?yōu)楦唠娖綍r(shí)開始倒計(jì)時(shí)，在計(jì)時(shí)結(jié)束時(shí)輸出信號Z為高電平一個(gè)時(shí)鐘周期。用VerilogHDL編寫模塊。（2）回滾功能：倒計(jì)時(shí)結(jié)束后，定時(shí)器自動(dòng)回滾到初始設(shè)定的倒計(jì)時(shí)值，準(zhǔn)備下一次啟動(dòng)。試用VerilogHDL編寫模塊。（3）系統(tǒng)綜合設(shè)計(jì)：將上述各?？旖M合為完整系統(tǒng)，并仿真驗(yàn)證功能。計(jì)數(shù)器計(jì)數(shù)器主要功能是累計(jì)輸入脈沖的個(gè)數(shù)。它是一個(gè)周期性的時(shí)序電路，其中含有一個(gè)閉合環(huán)。閉合環(huán)循環(huán)一次所需要的時(shí)鐘個(gè)數(shù)M稱為模。模M加法計(jì)數(shù)器模M加法計(jì)數(shù)器采用n個(gè)觸發(fā)器，計(jì)數(shù)狀態(tài)Q值從0加至M-1，計(jì)到M-1時(shí)，進(jìn)位標(biāo)志輸出Z為1。moduleCntIM(CLK,Q,Z);parameterM=,n=;inputCLK;outputZ;outputreg[n-1:0]Q;assignZ=Q==M–1;always@(posedgeCLK)Q<=Z?n'd0:Q+n'd1;endmodule模M減法計(jì)數(shù)器模M加法計(jì)數(shù)器采用n個(gè)觸發(fā)器，計(jì)數(shù)狀態(tài)Q值從M-1減至0，計(jì)到0時(shí)，借位標(biāo)志輸出Z為1。作業(yè)：寫出模1000減法計(jì)數(shù)器的HDL描述并仿真【例】設(shè)計(jì)一個(gè)模12的加法計(jì)數(shù)器，計(jì)至最后一個(gè)數(shù)時(shí)產(chǎn)生高電平，其它數(shù)時(shí)為低電平。給出該計(jì)數(shù)器的HDL代碼及仿真波形。assignZ=Q==4'd11;always@(posedgeCLK)Q<=Z?4'd0:Q+4'd1;MSI器件構(gòu)建常用器件74LS161是模24（四位二進(jìn)制）同步計(jì)數(shù)器具有計(jì)數(shù)、保持、同步置數(shù)、異步清零等功能。異步清零法當(dāng)狀態(tài)值為M時(shí)產(chǎn)生清零信號，使?fàn)顟B(tài)值變?yōu)?。同步置數(shù)法同步置數(shù)法可以采用進(jìn)位置數(shù)和比較置數(shù)兩種方式。①比較置零法②進(jìn)位置數(shù)法③比較置數(shù)法控制器對指令代碼進(jìn)行譯碼生成控制信號；輸出數(shù)據(jù)路徑所需的控制信號，寄存器組選擇出相應(yīng)寄存器值；ALU對這些數(shù)據(jù)運(yùn)算；鎖存運(yùn)算結(jié)果至寄存器或讀寫數(shù)據(jù)存儲器?？刂破鬟\(yùn)行可以采用如圖狀態(tài)機(jī)，共分為五個(gè)狀態(tài)：指令讀?。ㄈ≈福?、指令譯碼（譯指）、操作數(shù)選?。ㄈ?shù)）、數(shù)據(jù)運(yùn)算（執(zhí)行）、數(shù)據(jù)保存（回寫）?？刂破髦芏鴱?fù)始地按這個(gè)順序執(zhí)行。討論：控制器的設(shè)計(jì)思路常用時(shí)序電路設(shè)計(jì)-分頻器分頻電路輸入頻率為FHz的時(shí)鐘脈沖，M分頻后輸出頻率為F/MHz的時(shí)鐘脈沖。分頻器采用計(jì)數(shù)器來實(shí)現(xiàn)分頻。【例】設(shè)計(jì)占空比為2:1的六分頻器。分頻器共有6個(gè)狀態(tài)，即0~5。占空比為2:1，即4個(gè)狀態(tài)輸出高電平，2個(gè)狀態(tài)輸出低電平。always@(posedgeCP) Q<=Q<3’d5?Q+1:3'd0;assignZ=Q<=3'd3;常用時(shí)序電路設(shè)計(jì)-序列發(fā)生器序列信號發(fā)生器是重復(fù)產(chǎn)生一定長度的循環(huán)序列的電路，輸出序列由n位二進(jìn)制碼重復(fù)構(gòu)成，n為序列長度?！纠吭O(shè)計(jì)產(chǎn)生1101000101序列碼的計(jì)數(shù)型序列信號發(fā)生器，給出HDL代碼。moduleT4_7_2(CP,Z);inputCP;outputregZ;reg[3:0]S;always@(posedgeCP)S<=S<4'd9?S+4'd1:0;always@(S)case(S)4'd0,4'd1,4'd3,4'd7,4'd9:Z<=1;default:Z<=0;endcaseendmodule【例】設(shè)計(jì)一個(gè)能同時(shí)產(chǎn)生兩組序列碼的雙序列碼產(chǎn)生器，要求兩組代碼分別是：Z1=1101，Z2=01011，給出邏輯電路的HDL代碼。采用統(tǒng)一的計(jì)數(shù)器來同時(shí)產(chǎn)生這兩個(gè)序列，計(jì)數(shù)器模值取兩者長度的最小公倍數(shù)M=20，狀態(tài)值從0~19。moduleT4_7_3(CP,Z1,Z2);inputCP;outputregZ1,Z2;reg[4:0]S;always@(posedgeCP)S<=S<5'd19?S+5'd1:5'd0;always@(S)case(S)5'd6,5'd14,5'd18:{Z1,Z2}<=2'b01;5'd2,5'd10:{Z1,Z2}<=2'b00;5'd0,5'd5,5'd7,5'd12,5'd15,5'd17:{Z1,Z2}<=2'b10;default:{Z1,Z2}<=2'b11;endcaseendmodule常用時(shí)序電路設(shè)計(jì)-序列檢測器序列檢測器是指對輸入的序列信號進(jìn)行檢測,當(dāng)電路輸入序列與指定序列一致時(shí)，檢測器輸出有效；否則，檢測器輸出無效。序列檢測器的實(shí)現(xiàn)方法主要有兩類：（1）根據(jù)序列檢測的要求建立狀態(tài)圖，在規(guī)定的狀態(tài)時(shí)輸出檢測結(jié)果。（2）將需要檢測的序列信號送入移位寄存器，再用組合電路進(jìn)行判斷。該方法設(shè)計(jì)電路結(jié)構(gòu)簡單，易于調(diào)試，因此應(yīng)用廣泛?！纠吭O(shè)計(jì)一個(gè)序列檢測器，該檢測器有一串行輸入X、一個(gè)輸出Z，當(dāng)檢測到0100111時(shí)，輸出為1。moduleSeqDect(CP,X,Z);inputCP,X;outputZ;reg[2:0]S;assignZ=(S==3'd7);always@(posedgeCP)case(S)3'd0:S=X?3'd0:3'd1;3'd1:S=X?3'd2:3'd1;3'd2:S=X?3'd0:3'd3;3'd3:S=X?3'd2:3'd4;3'd4:S=X?3'd5:3'd1;3'd5:S=X?3'd6:3'd3;3'd6:S=X?3'd7:3'd1;3'd7:S=X?3'd0:3'd1;endcaseendmodule采用移位寄存器比較法將待檢測數(shù)據(jù)與題目中給定的序列“0100111”比較，如果相同，則輸出Z為1；否則，輸出Z為0。moduleSeqDect(CP,X,Z);inputCP,X;outputZ;reg[6:0]Q;assig