數(shù)字電路與邏輯設(shè)計 課件 7-時序邏輯電路

時序邏輯電路1片上微控制系統(tǒng)原理與項目設(shè)計第七講授課內(nèi)容觸發(fā)器寄存器同步時序電路分析同步時序電路設(shè)計時序電路例子護士呼叫系統(tǒng)2呼叫按鈕:指示燈亮松開按鈕后保持燈亮清除按鈕:指示燈滅能夠用組合邏輯方法實現(xiàn)么?QCallCancelaaBitStorageBluelightCallbuttonCancelbutton1.Callbuttonpressed–lightturnsonBitStorageBluelightCallbuttonCancelbutton2.Callbuttonreleased–lightstaysonBitStorageBluelightCallbuttonCancelbutton3.Cancelbuttonpressed–lightturnsoff?嘗試1-反饋電路使用一個邏輯門，并將輸出反饋到輸入?？梢酝瓿尚枨竺?？QSt101010QtS0t1QS00t1QS11t1QS11t0QS1a否:一旦Q變?yōu)?(S=1),Q永遠保持1–沒有任何S的輸入值可以讓Q輸出0嘗試2-基本RS觸發(fā)器蝶形交叉反饋的電路，可以完成需求么？可以!怎么想到的...001R=1S=0tQ1010RS10t10QQS(set)SRlatchR(reset)100101tQS=0R=0tQS=1R=0011tQR=0S=010100011X0Recall…a應(yīng)用實例使用基本RS鎖存器實現(xiàn)護士呼叫系統(tǒng)2Call=1:Q置1Q保持1Cancel=1:復(fù)位，Q置0如果RS同時按下？如果同時按下了“Call”和“Cancel”按鈕

又被同時釋放。SR由“11”變?yōu)椤?0”RSQCallbuttonBluelightCancelbuttonBitStorageBluelightCallbuttonCancelbutton基本RS觸發(fā)器存在的問題如果S=1R=1結(jié)果？Q可能會振蕩.然而，由于一條路徑的時延可能比另一條稍微長一點,這時Q會被隨機至0至1–但是我們無法得知是哪個.兩個與非門構(gòu)成的基本RS觸發(fā)器觸發(fā)器的狀態(tài)表中，輸出端的現(xiàn)態(tài)為輸入量，輸出端的次態(tài)為輸出量，狀態(tài)表表明次態(tài)不僅與輸入有關(guān)，還與現(xiàn)態(tài)有關(guān)。相同的RD和SD輸入其輸出Q不一定相同?；A(chǔ)RS觸發(fā)器的討論問題不僅僅是一個用戶同時按下兩個按鈕即使SR輸入來自從未同時設(shè)置S=1和R=1的電路，也可能發(fā)生由于不同路徑的不同延遲從X到R的路徑比到S的路徑長，導(dǎo)致SR=11持續(xù)很短的時間–可能足夠長，會導(dǎo)致振蕩RYXSSRlatchQArbitrarycircuit鐘控SR鎖存器添加使能輸入“C”，如圖所示僅當C=0時，才允許S和R更改只有在S和R足夠穩(wěn)定之后，才將C更改為1當C變?yōu)?時，穩(wěn)定的S和R值通過兩個與門傳遞到SR鎖存器的S1R1輸入。R1S1SCRLevel-sensitiveSRlatchQThoughSR=11briefly......S1R1never=11SCQ’QRLevel-sensitiveSRlatchsymbolR1S1SXYCClkRLevel-sensitiveSRlatchQ010101010SRCS1R11a鐘控D觸發(fā)器SR鎖存器需要仔細設(shè)計，以確保SR=11永遠不會發(fā)生D型觸發(fā)器減輕了設(shè)計人員的負擔插入非門確保R始終與S相反RSDCDlatchQDQ’QCDlatchsymbolR1S1SCRLevel-sensitiveSRlatchQmoduleDFF(CP,D,Q);inputCP,D;outputregQ;always@(*)if(CP)Q<=D;//特征方程Qn+1=Dendmodule鐘控D觸發(fā)器的討論D鎖存器仍然有問題（SR鎖存器也是如此）當C=1時，信號將通過多少個鎖存器？取決于多長時間C=1Clk_A——信號可以通過多個鎖存器Clk_B——信號可以通過更少的鎖存器很難選擇長度合適的C我們可以設(shè)計只在時鐘信號的上升沿存儲一個值的位存儲嗎？Clkrisingedges邊緣D觸發(fā)器Flip-flop觸發(fā)器:存儲在時鐘沿而不是電平有效時存儲一種設(shè)計——“主仆”觸發(fā)器兩個鎖存器第一個鎖存器的輸出進入第二個鎖存器的輸入，第一個鎖存器具有反相時鐘信號“主鎖存器”在C=0時加載，從方在C=1時加載當C從0變?yōu)?時，主鎖存器被禁用，從鎖存器加載C改變之前D處的值——即C上升期間D處的值ClkrisingedgesNote:Hundredsofdifferentflip-flopdesignsexistDlatchmasterDlatchservantDDmDsCsQmQs’QsQQ’CmClkDflip-flopCDQ’QDFFsymbol比特存儲模塊D觸發(fā)器是更好的比特存儲模塊。Dflip-flopDlatchmasterDlatchservantDmQmCmDsDClkQs’CsQsQ’QSRDQCDlatch特點：只加載時鐘上升沿出現(xiàn)的D值，因此在同一時鐘周期內(nèi)，值不能傳播到其他觸發(fā)器。權(quán)衡：在內(nèi)部使用比D鎖存器更多的門，并且需要比SR更多的外部門——但現(xiàn)在門數(shù)不再是問題。特征：如果D在C=1之前和之前穩(wěn)定，則SR不能為11。

問題：C=1太久會通過太多的鎖存器傳播新值；太短可能不會導(dǎo)致該位被存儲。S1R1SQCRLevel-sensitiveSRlatch特點：S和R只在C=1時有效。我們可以設(shè)計外部電路，因此當C=1時，SR=11永遠不會發(fā)生。問題：避免SR=11仍是一種負擔。R(reset)S(set)QSRlatch特點：S=1將Q設(shè)置為1，R=1將Q重置為0。問題：SR=11產(chǎn)生未定義的Q。.實驗：采用DFF實現(xiàn)護士呼叫系統(tǒng)2？(1)異步復(fù)位/置位D觸發(fā)器moduleDFF(CP,Rd,Sd,D,Q);inputCP,Rd,Sd,D;outputregQ;always@(posedgeCPornegedgeRdornegedgeSd)if(!Rd)//低電平有效Q<=1'd0;//清零elseif(!Sd)//低電平有效Q<=1'd1;//置位elseQ<=D;endmodule（2）同步復(fù)位/置位D觸發(fā)器moduleDFF(CP,Rd,Sd,D,Q);inputCP,Rd,Sd,D;outputregQ;always@(posedgeCP)Q<=!Rd?0:!Sd?1:D。endmodule觸發(fā)器的應(yīng)用【例1】二分頻電路：電路有一個輸入時鐘和一個輸出時鐘，輸出時鐘的周期是輸入時鐘的二倍。采用D觸發(fā)器進行電路設(shè)計并給出HDL代碼。moduleFDiv2(NRST,CP,F);inputCP,NRST;outputregF;always@(posedgeCPornegedgeNRST)F<=!NRST?0:~F;endmodule【例2】兩個帶異步清零和置位端的上升沿D觸發(fā)器構(gòu)成圖4-13所示的電路，試畫出波形圖，說明功能，并給出Verilog描述。modulePulseGen(NRST,X,Y,F);inputNRST,X,Y;outputregF;regrd0;always@(posedgeXornegedgeNRSTornegedgerd0)if(!NRST|!rd0)F<=0;elseF<=1;always@(posedgeYornegedgeF)if(!F)rd0<=1;