第9章-EDA技術(shù)及應用

數(shù)字電子技術(shù)第9章EDA技術(shù)及應用9.1概述9.2大規(guī)?？删幊踢壿嬈骷?.3EDA工具軟件1.了解EDA技術(shù)的涵義以及常用的可編程邏輯器件；2.掌握如何利用QuartusII完成數(shù)字系統(tǒng)的設計。教學要求9.1概述EDA技術(shù)就是以計算機為工作平臺，以EDA工具軟件為開發(fā)平臺，以硬件描述語言HDL（HardwareDescriptionLanguage）為系統(tǒng)邏輯描述手段，以ASIC（專用集成電路）為實現(xiàn)載體，自動完成邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合（布局布線）以及邏輯優(yōu)化和仿真測試，直至實現(xiàn)既定的電子線路系統(tǒng)功能的電子系統(tǒng)自動化設計過程。EDA技術(shù)使得設計者便于利用軟件的方式，即利用硬件描述語言和EDA軟件來完成對系統(tǒng)硬件功能的實現(xiàn)。9.1.1EDA技術(shù)的涵義狹義的EDA技術(shù)，就是指以大規(guī)模可編程邏輯器件為設計載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達方式，以計算機、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實驗開發(fā)系統(tǒng)為設計工具，通過有關(guān)的開發(fā)軟件，自動完成用軟件方式設計電子系統(tǒng)，主要包括從硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至對于特定目標芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)，或稱為IES/ASIC自動設計技術(shù)。廣義的EDA技術(shù)，除了狹義的EDA技術(shù)外，還包括計算機輔助分析CAA技術(shù)(如PSPICE、EWB、MATLAB等)和印刷電路板計算機輔助設計PCB-CAD技術(shù)(如PROTEL、ORCAD等)。在廣義的EDA技術(shù)中，CAA技術(shù)和PCB-CAD技術(shù)不具備邏輯綜合和邏輯適配的功能，因此它并不能稱為真正意義上的EDA技術(shù)。故將廣義的EDA技術(shù)稱為現(xiàn)代電子設計技術(shù)更為合適。利用EDA技術(shù)(特指IES/ASIC自動設計技術(shù))進行電子系統(tǒng)的設計，具有以下幾個特點：①用軟件的方式設計硬件；②用軟件方式設計的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動完成的；③設計過程中可用有關(guān)軟件進行各種仿真；④系統(tǒng)可現(xiàn)場編程，在線升級；⑤整個系統(tǒng)可集成在一個芯片上，體積小、功耗低、可靠性高；⑥從以前的“組合設計”轉(zhuǎn)向真正的“自由設計”；⑦設計的移植性好，效率高；⑧非常適合分工設計，團體協(xié)作。因此，EDA技術(shù)是現(xiàn)代電子設計的發(fā)展趨勢。9.1.2EDA技術(shù)的發(fā)展歷程1．20世紀70年代的計算機輔助設計CAD階段2．20世紀80年代的計算機輔助工程設計CAE階段3．20世紀90年代電子系統(tǒng)設計自動化EDA階段9.1.3EDA的工程設計流程基于EDA工具的CPLD/FPGA開發(fā)設計的基本流程如圖9-1所示。1.設計輸入設計輸入就是將電子系統(tǒng)以一定的表達方式輸入計算機，通常包括圖形（原理圖和狀態(tài)圖）輸入和文本輸入方式。原理圖輸入方式優(yōu)點：原理圖輸入方式比較容易掌握、直觀方便，所畫的電路原理圖與數(shù)字電路所學的連接方式完全一樣，適合剛學完數(shù)字電子技術(shù)的初學者使用，非常容易上手，而且編輯器中有許多現(xiàn)成的單元器件可以利用，用戶也可根據(jù)需要設計元件。原理圖輸入方式缺點：①隨著設計規(guī)模的增大，設計的易讀性迅速下降，對于圖中密密麻麻的電路連線，極難搞清電路的實際功能；②一旦完成，電路結(jié)構(gòu)的改變就十分困難，因而幾乎沒有可再利用的設計模塊；③移植困難、入檔困難、交流困難、設計交付困難，因為不可能存在一個標準化的原理圖編輯器。HDL文本輸入是最基本、最普遍的輸入方法，任何支持VerilogHDL的EDA工具都支持文本方式的編輯和編譯。2.邏輯綜合邏輯綜合就是將設計者在EDA平臺上編輯輸入的文本、圖形描述，根據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級電路甚至更底層的電路描述網(wǎng)表文件。綜合后的網(wǎng)表文件具有硬件可實現(xiàn)性。3.適配適配又稱結(jié)構(gòu)綜合器，它的功能是將邏輯綜合產(chǎn)生的網(wǎng)表文件配置于指定的目標器件中，使之產(chǎn)生最終的下載文件，如JEDEC、Jam格式的文件。4.時序仿真和功能仿真仿真就是在編程下載之前利用EDA工具對設計進行模擬測試，以驗證設計，排除錯誤。仿真主要包括時序仿真和功能仿真。功能仿真是直接對圖形、文本描述的邏輯功能進行測試模擬，以了解其實現(xiàn)的功能是否滿足原設計的要求。時序仿真就是將適配器所產(chǎn)生的網(wǎng)表文件送入仿真器進行仿真，由于文件中包含了器件硬件特性參數(shù)，因此是最接近真實器件運行特性的仿真，仿真精度高。5.編程下載如果編譯、綜合、適配和功能仿真、時序仿真等過程都未發(fā)現(xiàn)錯誤，即滿足原設計的要求，則可以將適配后產(chǎn)生的配置文件通過編程器和下載電纜下載到目標器件CPLD或FPGA中。6.硬件測試硬件測試就是將含有載入設計的CPLD或FPGA的硬件系統(tǒng)進行統(tǒng)一測試，以便最終驗證設計項目在目標系統(tǒng)上的實際工作情況，以排除錯誤，改進設計。9.2大規(guī)?？删幊踢壿嬈骷删幊踢壿嬈骷?ProgrammableLogicDevices，簡稱PLD)是一種由用戶編程以實現(xiàn)某種邏輯功能的新型邏輯器件。PLD經(jīng)歷了從PROM、PLA、PAL、GAL到FPGA、ispLSI等高密度PLD的發(fā)展過程。用PLD實現(xiàn)數(shù)字系統(tǒng)，有集成度高、速度快、功耗小、可靠性高等優(yōu)點。與大規(guī)模專用集成電路相比，用PLD實現(xiàn)數(shù)字系統(tǒng)，有研制周期短、先期投資少、無風險、修改邏輯設計方便、小批量生產(chǎn)成本低等優(yōu)勢。9.2.1可編程邏輯器件的發(fā)展及分類1.PLD的發(fā)展進程在20世紀70年代初，主要是可編程只讀存儲器(PROM)和可編程邏輯陣列(PLA)。20世紀70年代末出現(xiàn)了可編程陣列邏輯(ProgrammableArray

Logic，簡稱PAL)器件。20世紀80年代初期，美國Lattice公司推出了一種新型的PLD器件，稱為通用陣列邏輯(GenericArrayLogic，簡稱GAL)，一般認為它是第二代PLD器件。1985年，美國Altera公司在EPROM和GAL器件的基礎上，首先推出了可擦除可編程邏輯器件EPLD(ErasablePLD)，其基本結(jié)構(gòu)與PAL/GAL器件相仿，但其集成度要比GAL器件高得多。在20世紀80年代中期，美國Xilinx公司首先推出了現(xiàn)場可編程門陣列FPGA(FieldProgrammableGateArray)器件。在20世紀90年代初，Lattice公司又推出了在系統(tǒng)可編程大規(guī)模集成電路(ispLSI)。所謂“在系統(tǒng)可編程特性”(InSystemProgrammability，縮寫為ISP)，是指在用戶自己設計的目標系統(tǒng)中或線路板上，為重新構(gòu)造設計邏輯而對器件進行編程或反復編程的能力。自進入21世紀以來，可編程邏輯集成電路技術(shù)進入飛速發(fā)展時期，器件的可用邏輯門數(shù)超過了百萬門甚至達到上千萬門，器件的最高頻率超過百兆赫茲甚至達到四五百兆赫茲，內(nèi)嵌的功能模塊越來越專用和復雜，比如出現(xiàn)了乘法器、RAM、CPU核、DSP核和PLL等，同時出現(xiàn)了基于FPGA的可編程片上系統(tǒng)SOPC(SystemOnaProgrammableChip)，有時又稱為基于FPGA的嵌入式系統(tǒng)。2.PLD的分類方法目前生產(chǎn)PLD的廠家主要有Xilinx、Altera、Lattice、Actel、AMD、Cypress、Intel、Motorola等等。PLD的分類方法較多，主要有4類：從結(jié)構(gòu)的復雜程度分類：簡單PLD和復雜PLD（CPLD），或分為低密度PLD和高密度PLD（HDPLD）從互連結(jié)構(gòu)分類：確定型和統(tǒng)計型從可編程特性分類：一次可編程和重復可編程從可編程器件的編程元件分類：熔絲型開關(guān)(一次可編程，要求大電流)；可編程低阻電路元件(多次可編程，要求中電壓)；EPROM的編程元件(需要有石英窗口，紫外線擦除)；EEPROM的編程元件；⑤基于SRAM的編程元件。9.2.2CPLD/FPGA結(jié)構(gòu)及工作原理1.CPLD的基本結(jié)構(gòu)及工作原理一個邏輯陣列單元的基本結(jié)構(gòu)如圖9-2所示。輸入項由專用輸入端和I/O端組成，而來自I/O端口的輸入項，可通過I/O結(jié)構(gòu)控制模塊的反饋選擇，可以是I/O端的信號直接輸入，也可以是本單元輸出的內(nèi)部反饋。所有輸入項都經(jīng)過緩沖器驅(qū)動，并輸出其輸入的原碼及補碼。圖9-2中所有豎線為邏輯陣列的輸入線，每個單元各有9條橫向線稱為積項線（或乘積項）。每條輸入線和積項線的交叉處設有一個E2PROM單元進行編程，使得邏輯陣列中的與陣列是可編程的。其中8條積項線用作或門的輸入，構(gòu)成積項和的組合邏輯輸出；另一條積項線OE做為三態(tài)輸出緩沖器的控制端，以實現(xiàn)I/O端作輸出、輸入或雙向輸出等工作方式。CPLD的I/O控制模塊，根據(jù)器件的類型和功能不同，可有不同的結(jié)構(gòu)形式。但I/O模塊基本上都由輸出極性轉(zhuǎn)換電路、觸發(fā)器和輸出三態(tài)緩沖器三部分及它們相關(guān)的選擇電路所組成。如圖9-3所示，為與PAL器件兼容的I/O控制模塊。2.FPGA的基本結(jié)構(gòu)及工作原理FPGA即現(xiàn)場可編程門陣列。CPLD是基于乘積項的可編程結(jié)構(gòu)，而FPGA采用的是基于查找表（LookUpTable，LUT）的編程結(jié)構(gòu)，LUT是可編程的最小邏輯構(gòu)成單元。一個N輸入LUT可以實現(xiàn)N個輸入變量的任何邏輯功能，如N輸入“與”、N輸入“異或”等。圖9-4所示是4輸入LUT。圖9-4FPGA查找表單元FPGA內(nèi)部結(jié)構(gòu)如圖9-5所示。圖9-5FPGA查找表單元內(nèi)部結(jié)構(gòu)9.3EDA工具軟件9.3.1常見的EDA工具軟件

全球的EDA軟件供應商有近百家之多，大體可以分為兩類：一類是專業(yè)的EDA軟件公司，如MentorGraphics、Synopsys和Protel等，所推出的EDA專業(yè)工具具有較好的標準化和兼容性，一般稱為第三方工具；另一類是半導體器件廠商，如Altera、Xilinx和Lattice等，為了方便用戶，推出的EDA集成開發(fā)環(huán)境。在表9-1中列出了部分EDA工具軟件。表9-1常見的EDA工具軟件9.3.2QuartusII操作指南QuartusII是Altera公司的綜合性PLD/FPGA開發(fā)軟件，原理圖、VHDL、VerilogHDL以及AHDL（AlteraHardware支持DescriptionLanguage）等多種設計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配的完整PLD設計流程。QuartusII可以在Windows、Linux以及Unix上使用，除了可以使用Tcl腳本完成設計流程外提供了完善的用戶圖形界面設計方式。具有運行速度快，界面統(tǒng)一，功能集中，易學易用等特點。9.3.2QuartusII操作指南QuartusII支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設計的復雜性、加快了設計速度。對