計(jì)算機(jī)系統(tǒng)設(shè)計(jì)智慧樹知到期末考試答案章節(jié)答案2024年長(zhǎng)安大學(xué)

計(jì)算機(jī)系統(tǒng)設(shè)計(jì)智慧樹知到期末考試答案+章節(jié)答案2024年長(zhǎng)安大學(xué)邏輯運(yùn)算：1XOR1的結(jié)果是0,0XOR0的結(jié)果是1

答案:錯(cuò)VHDL語法要素與軟件編程語言（如C語言）是完全相同的

答案:錯(cuò)計(jì)數(shù)器是最常見的寄存器邏輯電路，分為非同步計(jì)數(shù)器和異步計(jì)數(shù)器

答案:錯(cuò)靜態(tài)隨機(jī)存儲(chǔ)器中的內(nèi)容可以永久保存

答案:錯(cuò)PLD是ProgrammableLogicDevice,可編程邏輯器件的縮寫

答案:對(duì)指令格式一般由操作碼+地址碼組成

答案:對(duì)16K字節(jié)的存儲(chǔ)芯片構(gòu)成64K空間的存儲(chǔ)器共需4片

答案:對(duì)下列4個(gè)VHDL標(biāo)識(shí)符中正確的是

答案:X_16在一個(gè)VHDL設(shè)計(jì)中idata是一個(gè)信號(hào)，數(shù)據(jù)類型為std_logic_vector,試指出下面哪個(gè)賦值語句是錯(cuò)誤的

答案:idata<=B”26”計(jì)算機(jī)部件技術(shù)不包括以下哪一項(xiàng)技術(shù)

答案:訪存技術(shù)某數(shù)據(jù)段位于70000起始的存儲(chǔ)區(qū)，若該段的長(zhǎng)度為64KB，其末地址為

答案:7FFFFH進(jìn)程中的變量賦值語句，其變量更新是（）

答案:立即完成設(shè)計(jì)計(jì)算機(jī)系統(tǒng)，以（）標(biāo)準(zhǔn)作為評(píng)判的標(biāo)準(zhǔn)

答案:性能價(jià)格比EDA基本特征是：設(shè)計(jì)人員按照“”的設(shè)計(jì)方法，對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分

答案:自頂而下（）是可以賦值的客體，在常量、變量、信號(hào)和文件四類客體的規(guī)范化書寫格式中，都要求對(duì)賦值的客體的類加以類型說明

答案:對(duì)象構(gòu)成64K*8的存儲(chǔ)系統(tǒng)，需要8K*1的芯片8片

答案:錯(cuò)CPU主要有哪兩部分組成

答案:運(yùn)算器###控制器"JMP"指令的功能是

答案:跳轉(zhuǎn)功能下列說法中正確的是：

答案:結(jié)構(gòu)體是VHDL中的次級(jí)設(shè)計(jì)單元，它用來描述一個(gè)設(shè)計(jì)的具體結(jié)構(gòu)，建立一個(gè)設(shè)計(jì)中的輸入和輸出之間的關(guān)系信號(hào)是電子電路內(nèi)部硬件實(shí)體相互連接的抽象表示

答案:對(duì)計(jì)算機(jī)的硬件系統(tǒng)基本上由運(yùn)算器、控制器、存儲(chǔ)器、輸入\輸出接口、輸入輸出設(shè)備。其中運(yùn)算器與存儲(chǔ)器合稱CPU

答案:錯(cuò)行為描述就是對(duì)設(shè)計(jì)實(shí)體的數(shù)學(xué)模型的描述，其抽象程度遠(yuǎn)高于結(jié)構(gòu)描述

答案:對(duì)Cache是一種快速的靜態(tài)RAM，它介于CPU與內(nèi)存之間

答案:對(duì)函數(shù)允許有幾個(gè)RRETURN語句，而且允許每一個(gè)都可以被執(zhí)行

答案:錯(cuò)取指；定位，把下一個(gè)字節(jié)送入PC中，確定所要跳轉(zhuǎn)到的位置的指令是MOV

答案:錯(cuò)IP核與計(jì)算機(jī)網(wǎng)絡(luò)中TCP/IP中的IP是同一個(gè)概念

答案:錯(cuò)任何時(shí)序電路都以時(shí)鐘信號(hào)作為驅(qū)動(dòng)信號(hào)

答案:對(duì)在VHDL語言中，凡是可以賦予一個(gè)值的客體都叫結(jié)構(gòu)體，可以分為常量、變量、信號(hào)和文件

答案:錯(cuò)使用算數(shù)運(yùn)算時(shí)，應(yīng)嚴(yán)格遵循賦值語句兩邊數(shù)據(jù)的位長(zhǎng)一致

答案:錯(cuò)VHDL程序設(shè)計(jì)步驟包括

答案:編譯和仿真###邏輯綜合及優(yōu)化設(shè)計(jì)###設(shè)計(jì)輸入VHDL語言中，實(shí)體說明必須以"ENTITY實(shí)體名IS"開始，以""結(jié)束

答案:END實(shí)體名設(shè)計(jì)計(jì)算機(jī)時(shí)，性能代表系統(tǒng)的使用價(jià)值，系統(tǒng)性能指標(biāo)有兩類

答案:工作能力###可用性VHDL是現(xiàn)場(chǎng)可編程門陣列的英文縮寫

答案:錯(cuò)隨機(jī)訪問存儲(chǔ)器RAM分為

答案:SRAM###DRAM若256KB的SRAM有8根數(shù)據(jù)線，那么它具有（）地址線

答案:18計(jì)算機(jī)系統(tǒng)由哪三大部分組成

答案:CPU###存儲(chǔ)器###IO系統(tǒng)以下對(duì)8255A的工作方式闡述正確的是

答案:方式0：基本型輸入輸出方式VHDL對(duì)系統(tǒng)與電路提供的最基本的描述方法有三種，不包括以下哪一種

答案:功能描述存取周期是指

答案:存儲(chǔ)器進(jìn)行連續(xù)讀寫操作允許的最短時(shí)間間隔()是計(jì)算機(jī)最基本的特征

答案:計(jì)算嵌套的IF語句，其綜合結(jié)果可實(shí)現(xiàn)（）

答案:三態(tài)控制電路PLD系列產(chǎn)品電路設(shè)計(jì)開發(fā)流程不包括

答案:設(shè)計(jì)結(jié)果分析VHDL語言共支持四種常用庫(kù)，其中哪種庫(kù)是用戶的VHDL設(shè)計(jì)現(xiàn)行工作庫(kù)

答案:WORK庫(kù)CPU對(duì)存儲(chǔ)器或IO端口完成一次讀寫操作所需要的的時(shí)間成為一個(gè)（）周期

答案:總線下面的說法中，（）是正確的

答案:指令周期大于機(jī)器周期IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位，IP是指（）

答案:知識(shí)產(chǎn)權(quán)測(cè)量工具在測(cè)量技術(shù)中處于中心地位，測(cè)量工具不包括以下哪一項(xiàng)

答案:寄存器"IN"指令屬于哪種指令

答案:輸入/輸出指令FPGA是超高速集成電路硬件描述語言

答案:錯(cuò)LOOP語句用于實(shí)現(xiàn)重復(fù)操作，由FOR循環(huán)或WHILE循環(huán)組成

答案:對(duì)總線周期是指CPU執(zhí)行一條指令所需的時(shí)間

答案:錯(cuò)VHDL中，拿到設(shè)計(jì)項(xiàng)目后，從系統(tǒng)總體項(xiàng)目出發(fā)自下而上逐步將設(shè)計(jì)內(nèi)容細(xì)化

答案:錯(cuò)PAL器件只能一次編程

答案:對(duì)動(dòng)態(tài)RAM中的內(nèi)容不消失，所以無需進(jìn)行定時(shí)刷新操作

答案:錯(cuò)運(yùn)算器是中央處理器的重要組成部分，其功能為對(duì)數(shù)據(jù)進(jìn)行加工處理

答案:對(duì)布爾類型只能進(jìn)行關(guān)系運(yùn)算，不能進(jìn)行算數(shù)運(yùn)算

答案:對(duì)SRAM是指在設(shè)計(jì)中不會(huì)變化的值，通?？梢再x值多次

答案:錯(cuò)PAL和GAL器件需要使用專門的編程器編程

答案:對(duì)EPROM是指可擦除可編程隨機(jī)讀寫存儲(chǔ)器

答案:錯(cuò)VHDL目前還不是IEEE標(biāo)準(zhǔn)

答案:錯(cuò)利用硬件描述語言的硬件電路設(shè)計(jì)方法采用自下而上的設(shè)計(jì)方法

答案:錯(cuò)仿真就是對(duì)所設(shè)計(jì)電路的功能的驗(yàn)證

答案:對(duì)VHDL語言的運(yùn)算操作包括了邏輯運(yùn)算符、關(guān)系運(yùn)算符、乘法運(yùn)算符等，它們?nèi)叩膬?yōu)先級(jí)是相同的

答案:錯(cuò)GAL器件只能一次編程

答案:錯(cuò)隨機(jī)存儲(chǔ)器RAM主要包括SRAM和DRAM兩種

答案:對(duì)算數(shù)運(yùn)算符有

答案:mod###REM、ABS###+、-、*、/微機(jī)系統(tǒng)中的存儲(chǔ)器可分為四級(jí)，其中存儲(chǔ)容量最大的是

答案:外存計(jì)算機(jī)工作中只讀不寫的存儲(chǔ)器是

答案:ROMI/O設(shè)備的廣義概念的范圍包括存儲(chǔ)外設(shè)、（）、（）等

答案:聲像處理外設(shè)###通訊外設(shè)下面對(duì)利用原理圖輸入設(shè)計(jì)方法進(jìn)行數(shù)字電路系統(tǒng)設(shè)計(jì)，哪一種說法是不正確的

答案:原理圖輸入設(shè)計(jì)方法無法對(duì)電路進(jìn)行功能描述時(shí)序電路的初始狀態(tài)由復(fù)位信號(hào)RESET來設(shè)置

答案:對(duì)計(jì)算機(jī)技術(shù)的內(nèi)容十分廣泛大致可分為：

答案:計(jì)算機(jī)器件技術(shù)和計(jì)算機(jī)組裝技術(shù)###計(jì)算機(jī)系統(tǒng)技術(shù)###計(jì)算機(jī)部件技術(shù)"ADD"指令的功能是

答案:加法運(yùn)算在一個(gè)VHDL設(shè)計(jì)中idata是一個(gè)信號(hào)，數(shù)據(jù)類型為integer，數(shù)據(jù)范圍0to127，下面哪個(gè)賦值語句是正確的

答案:idata<=16#7#E1"MOVRA"指令屬于哪種指令

答案:訪存指令指令格式由哪兩部分順序組成

答案:操作碼+地址碼下列哪項(xiàng)不屬于PLD產(chǎn)品的功能描述

答案:FPLD技術(shù)一個(gè)典型的只讀存儲(chǔ)器的電路具有三組信號(hào)線，不包括以下哪一組信號(hào)線

答案:存儲(chǔ)方式輸入主存和CPU之間增加高速緩存的目的是

答案:解決CPU和主存間的速度匹配問題進(jìn)程中的信號(hào)賦值語句，其信號(hào)更新是（）

答案:在進(jìn)程的最后完成計(jì)算機(jī)的主內(nèi)存有3K字節(jié)，則內(nèi)存地址寄存器需（）位就足夠

答案:12下面說法中正確的是

答案:EPROM是可以改寫的，但它不能作為讀寫存儲(chǔ)器下列VHDL語句中，不屬于順序語句的是

答案:元件例化語句VHDL語言是一種結(jié)構(gòu)化設(shè)計(jì)語言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述

答案:器件外部特性EDA工具的重要特征之一是支持多種輸入方式，但不支持以下哪種輸入方式

答案:自然語言輸入方式采用虛擬存儲(chǔ)器的目的是

答案:擴(kuò)大內(nèi)存的尋址空間圖靈機(jī)由三部分組成，不包括以下哪部分

答案:編譯器關(guān)于信號(hào)的使用和定義范圍要求，信號(hào)不允許出現(xiàn)地方是

答案:進(jìn)程和子程序中對(duì)于信號(hào)和變量的說法，哪一個(gè)是不正確的

答案:信號(hào)用于作為進(jìn)程中局部數(shù)據(jù)存儲(chǔ)單元在VHDL的設(shè)計(jì)庫(kù)中，除STD庫(kù)和WORK庫(kù)以外的庫(kù)均為

答案:資源庫(kù)下面關(guān)于主存儲(chǔ)器的敘述中，不正確的是

答案:主存儲(chǔ)器的讀寫操作，一次僅讀出或?qū)懭胍粋€(gè)字節(jié)以下哪一項(xiàng)不屬于控制和狀態(tài)寄存器

答案:數(shù)據(jù)寄存器______通常又被稱為節(jié)拍脈沖，它的周期稱作時(shí)鐘周期或T周期，是處理器處理操作的最基本單位

答案:時(shí)鐘信號(hào)時(shí)序電路的初始狀態(tài)由________重新設(shè)定來設(shè)置

答案:復(fù)位信號(hào)CPU具有8根數(shù)據(jù)線，8根地址線?？梢詧?zhí)行的機(jī)器指令包括輸入/輸出、邏輯運(yùn)算、算術(shù)運(yùn)算、數(shù)據(jù)傳送和跳轉(zhuǎn)

答案:對(duì)以下哪一項(xiàng)不屬于用戶可見寄存器

答案:存儲(chǔ)器緩沖寄存器只讀存儲(chǔ)器為____，使用時(shí)總是從中讀取數(shù)據(jù)

答案:ROMRAM（靜態(tài)RAM）是靠芯片內(nèi)部電容的電荷的有無來表示信息的。為了防止由于電容的漏電所引起的信息的丟失，就需要在一定的時(shí)間間隔內(nèi)對(duì)電容進(jìn)行充電

答案:錯(cuò)DRAM（動(dòng)態(tài)RAM）的一位存儲(chǔ)單元類似于D鎖存器，數(shù)據(jù)一經(jīng)寫入，只要不關(guān)掉電源，則將一直保持有效。

答案:錯(cuò)隨機(jī)訪問存儲(chǔ)器為RAM,斷電之后內(nèi)容將會(huì)消失

答案:錯(cuò)計(jì)算機(jī)的硬件系統(tǒng)基本上由哪幾部分組成

答案:運(yùn)算器、控制器###輸入/輸出設(shè)備###輸入/輸出(I/O)接口###存儲(chǔ)器下列哪項(xiàng)不屬于PLD開發(fā)工作中的硬件

答案:模擬仿真元件一個(gè)結(jié)構(gòu)體的組織結(jié)構(gòu)從”ARCHITECTURE包體名OF實(shí)體名IS”開始，以”END”結(jié)束

答案:錯(cuò)在VHDL設(shè)計(jì)中，程序包由哪兩部分組成

答案:說明單元###包體說明下列哪項(xiàng)不屬于PLD開發(fā)工作中的軟件基本功能

答案:編譯環(huán)境搭建在VHDL設(shè)計(jì)中共有三類設(shè)計(jì)庫(kù)，下列哪項(xiàng)不屬于設(shè)計(jì)庫(kù)

答案:算法庫(kù)測(cè)量工具的精度一般用誤差表示。在測(cè)量中，測(cè)量所得到的量值x與被測(cè)量的真值A(chǔ)之差?x