第七部分 集成電路的可測試性設(shè)計

集成電路的可測試性設(shè)計集成電路的復(fù)雜度要求計算機技術(shù)的發(fā)展6/11/20241一、集成電路的設(shè)計驗證1、功能驗證技術(shù)功能驗證的目的是保證設(shè)計實現(xiàn)符合規(guī)格定義，保證RTL描述與規(guī)格定義的功能一致性。輸入（激勵）設(shè)計測試輸出（響應(yīng)）測試平臺設(shè)計規(guī)范6/11/20242輸入（激勵）設(shè)計測試輸出（響應(yīng)）設(shè)計規(guī)范期望輸出比較結(jié)果自檢查的TESTbench6/11/202432、時序分析技術(shù)（STA，StaticTimingAnalysis)時序分析技術(shù)根據(jù)電路網(wǎng)表的拓撲結(jié)構(gòu)，檢查電路中的所有路徑的時序特性，測試路徑的理論覆蓋率可以達到100%。時序分析無法驗證電路功能的正確性，這一點必須由RTL級的功能仿真來保證。一般時序分析技術(shù)包含以下三個步驟：A,把設(shè)計分解為不同的時序路徑集合B，計算每條路徑的延遲信息C，檢查所有路徑的延遲，分析是否滿足時序約束。DQDQ邏輯邏輯邏輯邏輯ACLKZ路徑1路徑2路徑3路徑46/11/20244靜態(tài)時序分析所要做的主要包括以下內(nèi)容：A、建立時間和保持時間B、門控時鐘檢查。C、時鐘脈沖寬度檢查(高電平寬度和低電平寬度）。DQDQ邏輯邏輯CLK數(shù)據(jù)路徑時鐘路徑A、建立時間檢查的目的是確保數(shù)據(jù)在時鐘的有效沿到來之前到達。如上圖所示，數(shù)據(jù)不能到達太晚。我們可以得到時序路徑的時間余量（Slack)的計算公式。Slack=(時鐘有效沿最早到達的時間-寄存器固有的建立時間）-數(shù)據(jù)到達的最早時間Slack不能為負數(shù)。6/11/20245保持時間的檢查是為了確保數(shù)據(jù)在時鐘的有效沿后能夠穩(wěn)定并保持足夠長的時間使時鐘能夠正確的采樣到數(shù)據(jù)。B、對于有門控電路的時鐘設(shè)計，時鐘有兩種狀態(tài)，關(guān)斷和使能。clkclkengateclkclkclkengateclkRequiredgate時鐘不全時鐘毛刺6/11/202463、形式驗證技術(shù)（formalverification)形式驗證技術(shù)是一種靜態(tài)驗證手段，根據(jù)電路結(jié)構(gòu)，靜態(tài)的判斷兩個設(shè)計在功能上是否等價。常用來判斷一個設(shè)計在修改前和修改后其功能是否保持一致。RTL設(shè)計綜合優(yōu)化測試結(jié)構(gòu)插入I/O插入布局時鐘樹插入布線ECO綜合的結(jié)果是不是所設(shè)計。后面的設(shè)計在功能上與原始設(shè)計相同嗎。6/11/20247二、集成電路測試介紹測試：就是檢測出生產(chǎn)過程中的缺陷，并挑出廢品的過程。測試的基本情況：封裝前后都需要進行測試。(中測和成測）測試與驗證的區(qū)別：目的、方法和條件測試的難點：復(fù)雜度和約束?？蓽y性設(shè)計：有利于測試的設(shè)計。降低測試的復(fù)雜度和成本。6/11/20248簡單的測試例子A=1,B=1=>Z=1A=0,B=1=>Z=0A=1,B=0=>Z=0A=0,B=0=>Z=0完整的測試6/11/20249可測性設(shè)計舉例可控性：可觀性：6/11/202410基本概念1：故障和故障模型故障：集成電路不能正常工作。故障模型：物理缺陷的邏輯等效。6/11/202411故障舉例物理缺陷邏輯等效6/11/202412邏輯門故障模型固定值邏輯：所有缺陷都表現(xiàn)為邏輯門層次上線網(wǎng)的邏輯值被固定為0或者1。

表示：s-a-1,s-a-0。橋接邏輯門故障模型的局限性6/11/202413故障的等效和從屬故障等效故障從屬故障類型與測試碼

測試碼

故障

ABC

Z111

0A/0,B/0,C/0,Z/1

011

1A/1,Z/0

101

1B/1,Z/0

110

1C/1,Z/0

6/11/202414基本概念2：測試向量和測試圖形測試向量：加載到集成電路的輸入信號稱為測試向量（或測試矢量）。測試圖形：測試向量以及集成電路對這些輸入信號的響應(yīng)合在一起成為集成電路的測試圖形。6/11/202415測試儀測試儀是測試集成電路的儀器。它負責(zé)按照測試向量對集成電路加入激勵，同時觀測響應(yīng)。目前，測試儀一般都是同步的，按照時鐘節(jié)拍從存儲器中調(diào)入測試向量。

6/11/202416測試儀參數(shù)ParameterSentrySTSSTSEVMTektronixTester_channels120256256512Tester_Min_Cycles(ns)50505020Tester_Min_Pulse(ns)101055Tester_SB_Deadzone(ns)2015153Tester_Timesets66612Tester_Strobe22266/11/202417測試儀特點同步時序激勵的波形有限響應(yīng)的測試時刻有限支持clockburst6/11/202418測試儀的規(guī)定波形舉例break管腳信號圖

6/11/202419測試儀的規(guī)定波形舉例測試碼規(guī)定圖1：6/11/202420測試儀的規(guī)定波形舉例測試碼規(guī)定圖2：6/11/202421測試向量的生成人工法程序自動生成自測試6/11/202422手工生成故障建立故障傳播決策及測試碼生成6/11/202423故障圖6/11/202424手工測試碼6/11/202425組合邏輯測試法1：差分法差分法(Booleandifferencemethod)是一種測試向量的生成方法。它不依賴路徑傳播等技巧，而是依靠布爾代數(shù)的關(guān)系，通過運算來確定測試向量。

6/11/202426差分法定義如果那么在xi上的固定邏輯值就可以被檢測到，否則就不能。6/11/202427差分法的性質(zhì)6/11/202428差分法如果g(X)與xi無關(guān)，則可以簡化為：

如果要檢測s-a-0的故障，則使用：

如果要檢測s-a-1的故障，則使用：6/11/202429差分法的例子對于x1的錯誤，推導(dǎo)如下：6/11/202430測試法2：D算法激活傳播決策6/11/202431D算法6/11/202432故障例子6/11/202433SoC測試中的幾個常用技術(shù)靜態(tài)電源電流測試(Iddq)掃描路徑法BISTBoundaryScan6/11/202434IddqIddq:靜態(tài)電流測試。測試時使電流越小越好。一般設(shè)置：沒有三態(tài)。內(nèi)部RAM關(guān)閉。上下拉電阻設(shè)置為合適電平。6/11/202435掃描路徑法掃描路徑法是一種規(guī)則的可測試性設(shè)計方法，適用于時序電路。其設(shè)計思想是把電路中的關(guān)鍵節(jié)點連接到一個移位寄存器上，當作為掃描路徑的移位寄存器處于串入/并出狀態(tài)時，可以用來預(yù)置電路的狀態(tài)。當作為掃描路徑的移位寄存器處于并入/串出狀態(tài)時，可以把內(nèi)部節(jié)點的狀態(tài)依次移出寄存器鏈。

6/11/202436掃描路徑法6/11/202437掃描路徑法測試掃描路徑本身

移入測試序列，電路進入正常工作，測試與掃描路徑相連的部分電路

移出掃描路徑，檢查狀態(tài)的正確性

6/11/202438掃描路徑法注意事項盡量使得掃描路徑像一個標準的掃描鏈。

AvoidgatedclocksormakethempredictablewhenintestmodeAvoidlatchesormakethemtransparentwhenintestmodeControllableasynchronousset/resetduringtestmodeAvoidtri-statelogicifpossibleConfigureASICbi-directpinsasoutputonlyduringtestmode(makealloutputenablesactive)UseexternallygeneratedclocksAvoidcombinatorialfeedbackloops6/11/202439掃描路徑的簡單例子6/11/202440BIST內(nèi)置式自測(BIST)將一個激勵電路和一個響應(yīng)電路加在被測電路(CUT)中。激勵電路會產(chǎn)生大量激勵信號，并將其應(yīng)用于CUT中，響應(yīng)電路就用來對CUT的響應(yīng)進行評測。與ATE不同，BIST的性能不受負載板或測試頭電氣特性的限制。6/11/202441RAMBIST6/11/202442JTAG目的：由于表面貼裝技術(shù)以及高密度封裝(BGA)的使用，使得PCB的密度越來越高，以往的針床測試法變得越來越不易使用。為了簡化測試過程、統(tǒng)一測試方式，IEEE制訂了邊界掃描標準。

概念：利用四線接口掃