第1章微電子概論概述

第1章

概述

上課：32學(xué)時實驗：12學(xué)時學(xué)分：2.5

2013-2014第一學(xué)期課程代碼05086397QQ群：集成電路設(shè)計技術(shù)與工具集成電路設(shè)計集成電路設(shè)計基礎(chǔ)集成電路設(shè)計與九天EDA工具應(yīng)用《微電子概論》郝躍，電子工業(yè)出版社參考書1．（加）DanClein著，鄧紅輝王曉蕾耿羅鋒譯.CMOSICLayoutConcepts,MethodologiesandTools，CMOS集成電路版圖——概念、方法與工具，電子工業(yè)出版社，2006-01.2．模擬電路版圖的藝術(shù)The

Art

of

Analog

Layout

--Alan

Hastings3．CMOS

Circuit

Design,Layout,and

Simulation--R.Jacob

Baker,Harry

W.Li,David

E.Boyce4．Design

of

Analog

CMOS

Intergrate

Circuits

--Behzad

Razavi5．邊計年等編著.數(shù)字系統(tǒng)設(shè)計自動化（第2版）.清華大學(xué)出版社，2005-7-16．AnalysisandDesignofAnalogIntegratedCircuitsP.R.GrayDesignofAnalogCMOSIntergrateCircuits模擬CMOS集成電路設(shè)計BehzadRazavi7．CMOSAnalogCircuitDesignPhillipE.Allen3第一章概述1.1集成電路的發(fā)展1.2集成電路設(shè)計流程及設(shè)計環(huán)境1.3集成電路制造途徑1.4集成電路設(shè)計知識范圍認識晶圓和集成電路裸片鍵合(連接到封裝的引腳)7封裝，成品8應(yīng)用微電子技術(shù)是當(dāng)代信息技術(shù)的一大基石。1947年美國貝爾實驗室的WilliamB.Shockley（肖克利），WalterH.Brattain（波拉坦）和JohnBardeen（巴?。┌l(fā)明了晶體管，他們?yōu)榇双@得了1956年的諾貝爾物理學(xué)獎。圖1.1是代表這一具有劃時代意義的點接觸式晶體管的照片。1.1集成電路（IC）的發(fā)展圖1.1最原始的點接觸式晶體管

WhyVLSI?1958年12月12日，在德州儀器公司（TI）從事研究工作的JackKilby（克爾比）發(fā)明了世界上第一塊集成電路IC（IntegratedCircuits），為此他在42年后獲得了2000年的諾貝爾物理學(xué)獎。圖1.2給出JackKilby發(fā)明的世界上第一塊集成電路（IC）照片。以上兩項革命性的發(fā)明推進人類社會進入微電子時代和信息時代，表1.1列出1947年以來集成電路相關(guān)工藝技術(shù)、電路規(guī)模和產(chǎn)品的發(fā)展概況。圖1.2JackKilby發(fā)明的世界上第一塊集成電路表1.1集成電路相關(guān)工藝技術(shù)、

電路規(guī)模和產(chǎn)品的發(fā)展概況

13摩爾定律(Moore’sLaw)Moore'slaw:thenumberofcomponentsperICdoublesevery18months.Moore'slawholdtothisday.Moore’sLaw圖1.3集成電路規(guī)模按摩爾定律發(fā)展的趨勢圖1.4英特爾公司1971年推出的第一代微處理器4位的40004芯片

圖1.4為英特爾公司1971年推出的型號為4004的第一代4位微處理器的芯片照片。它含有2300只晶體管，芯片面積為13.5mm2，封裝在一個16針的雙列直插DIP塑料管殼內(nèi)。采用了10

m線寬的PMOS4004工藝，時鐘頻率為108kHz。Intel4004Micro-ProcessorIntelPentium(II)---1997圖1.5為英特爾公司1997年推出的型號為Pentium（奔騰）II的微處理器的芯片照片，它含有7500000只晶體管，芯片面積為209mm2，采用了0.35

m線寬一層多晶硅加四層金屬的CMOS工藝，時鐘頻率為233300MHz。

圖1.5英特爾公司1997年推出的Pentium（奔騰）II微處理器芯片

圖1.6為英特爾公司2000年推出的型號為Pentium（奔騰）4的微處理器的芯片照片，有42000000只晶體管，采用了0.18

m的CMOS工藝，時鐘頻率為1.5GHz。

圖1.6英特爾公司2000年推出的Pentium（奔騰）4微處理器芯片

反映集成電路發(fā)展速度的另一大類芯片存儲器:靜態(tài)隨機存儲器SRAM、動態(tài)隨機存儲器DRAM、只讀存儲器ROM，電可擦除可編程只讀存儲器E2PROM、快閃存儲器FlashMemory等。它們的特點是電路規(guī)整，容量大，更依賴于工藝。表1.2列出了DRAM的發(fā)展情況。

[1]

SRAM主要用于制造Cache。速度快，集成度低，無需刷新[2]DRAM用于通常的數(shù)據(jù)存取。我們常說內(nèi)存有多大，主要是指DRAM的容量。[3]目前主板上的BIOS大多使用FlashMemory制造，翻譯成中文就是“閃動的存儲器”，通常把它稱作“快閃存儲器”，簡稱“閃存”。這種存儲器可以直接通過調(diào)節(jié)主板上的電壓來對BIOS進行升級操作。不加電的情況下數(shù)據(jù)也不會丟失。表1.2動態(tài)存儲器容量、芯片面積、

工藝和價格發(fā)展惰況

當(dāng)前國際集成電路技術(shù)發(fā)展趨勢

表1.3列出了世紀之交時美國半導(dǎo)體協(xié)會給出的集成電路制造技術(shù)進程路標（Roadmap）表1-3集成電路制造技術(shù)進程路標

制造工藝的微米是指IC內(nèi)電路與電路之間的距離-線寬或溝道長度

集成電路技術(shù)發(fā)展趨勢1.特征尺寸：微米

亞微米

深亞微米，目前的主流工藝是0.35、0.25和0.18

m，0.15和0.13

m已開始走向規(guī)?；a(chǎn)；90nm工藝正在推出。圖1.7自左到右給出的是寬度從4

m

70nm按比例畫出的線條。由此，我們對特征尺寸的按比例縮小有—個直觀的印象。

4

m2m1m0.5m0.25m0.13

m70nm

圖1.7特征尺寸從4

m-70nm的成比例減小的線條

圖1.8尺寸從2英寸

12英寸成比例增加的晶圓2晶圓的尺寸增加，當(dāng)前的主流晶圓的尺寸為8英寸，正在向12英寸晶圓邁進。圖1.8自左到右給出的是從2英寸

12英寸按比例畫出的圓。由此，我們對晶圓尺寸的增加有一個直觀的印象。通過圖1.9中以人的臉面相對照，我們可以對一個12英寸晶圓的大小建立一個直觀的印象。圖1.9一個12英寸晶圓與人臉大小的對比

12英寸(300mm)0.09微米是目前量產(chǎn)最先進的CMOS工藝線關(guān)心工藝線3

集成電路的規(guī)模不斷提高，CPU（P4）已超過4000萬晶體管，DRAM已達Gb規(guī)模，SSI

SOC；。4

集成電路的速度不斷提高，采用0.13

mCMOS工藝實現(xiàn)的CPU主時鐘已超過2GHz，實現(xiàn)的超高速數(shù)字電路速率已超過10Gb/s，射頻電路的最高頻率已超過6GHz。5

集成電路復(fù)雜度不斷增加，系統(tǒng)芯片或稱芯片系統(tǒng)SoC（System-on-Chip）成為開發(fā)目標。6

模擬數(shù)字混合集成電路向設(shè)計工程師提出挑戰(zhàn)。7由于集成電路器件制造能力按每3年翻兩番，即每年58%的速度提升，而電路設(shè)計能力每年只以21%的速度提升，電路設(shè)計能力明顯落后于其器件制造能力，且其鴻溝（gap）呈現(xiàn)越來越變寬的趨勢。8集成電路產(chǎn)業(yè)連續(xù)幾十年的高速增長和巨額利潤導(dǎo)致世界范圍內(nèi)集成電路生產(chǎn)線的大量建設(shè)，目前已經(jīng)出現(xiàn)過剩局面。9工藝線建設(shè)投資費用越來越高。目前一條8英寸0.35

m工藝線的投資約20億美元，但在幾年內(nèi)一條12英寸0.09

m工藝線的投資將超過100億美元。如此巨額投資已非單獨一個公司，甚至一個發(fā)展中國家所能單獨負擔(dān)的。

制造集成電路的掩膜很貴。根據(jù)SemaTech報告，“一套130nm邏輯器件工藝的掩膜大約需75萬美元，一套90nm邏輯器件工藝的掩膜大約需165萬美元，一套65nm邏輯器件工藝的掩膜大約需300萬美元?！比欢刻籽谀さ膲勖邢蓿话阒荒苌a(chǎn)1000個晶圓。工藝線投資的高成本和設(shè)計能力的普遍落后，導(dǎo)致多數(shù)工藝線走向代工（代客戶加工，F(xiàn)oundry）的經(jīng)營道路。

電路設(shè)計、工藝制造、封裝的分立運行為發(fā)展無生產(chǎn)線（Fabless）和無芯片（Chipless）集成電路設(shè)計提供了條件，為微電子領(lǐng)域發(fā)展提供了條件。

1.1集成電路的發(fā)展1.2集成電路設(shè)計流程及設(shè)計環(huán)境1.3集成電路制造途徑1.4集成電路設(shè)計知識范圍IDM與Fabless集成電路實現(xiàn)集成電路發(fā)展的前三十年中，設(shè)計、制造和封裝都是集中在半導(dǎo)體生產(chǎn)廠家內(nèi)進行的，稱之為一體化制造（IDM，IntegratedDeviceManufacture）的集成電路實現(xiàn)模式。近十年以來，電路設(shè)計、工藝制造和封裝開始分立運行，這為發(fā)展無生產(chǎn)線（Fabless）集成電路設(shè)計提供了條件，為微電子領(lǐng)域發(fā)展知識經(jīng)濟提供了條件。FablessandFoundry:Definition

無生產(chǎn)線與代工:定義WhatisFabless? ICDesignbasedonfoundries,i.e. ICDesignunitwithoutanyprocessownedbyitself.WhatisFoundry? ICmanufactorypurelysupportingfablessICdesigners,i.e. ICmanufactorywithoutanyICdesignentityofitselfRelationofF&F(無生產(chǎn)線與代工的關(guān)系)LayoutChipDesignkitsInternetFoundryFabless設(shè)計單位代工單位首先，代工單位將經(jīng)過前期開發(fā)確定的一套工藝設(shè)計文件PDK（ProcessDesignKits）通過因特網(wǎng)傳送（或光盤等媒質(zhì)郵寄）給設(shè)計單位，這是一次信息流過程。PDK文件包括工藝電路模擬用的器件的SPICE參數(shù)，版圖設(shè)計用的層次定義、設(shè)計規(guī)則、晶體管、電阻、電容等元件和通孔（via）、焊盤等基本結(jié)構(gòu)的版圖，與設(shè)計工具關(guān)聯(lián)的設(shè)計規(guī)則檢查DRC（DesignRulecheck）、參數(shù)提取（EXTraction）和版圖電路圖對照LVS（Layout-vs-Schematic）用的文件。

ProcessDesignKits設(shè)計單位根據(jù)研究項目提出的技術(shù)指標，在自己掌握的電路和系統(tǒng)知識基礎(chǔ)上，利用PDK提供的工藝數(shù)據(jù)和CAD/EDA工具，進行電路設(shè)計、電路仿真（或稱之為“模擬”）和優(yōu)化、版圖設(shè)計、設(shè)計規(guī)則檢查DRC、參數(shù)提取和版圖電路圖對照LVS，最終生成通常以—種稱之為GDS-II格式的版圖文件，目前基本上都是通過因特網(wǎng)傳送給代工單位。這也是一次信息流過程。

設(shè)計代工單位根據(jù)設(shè)計單位提供的GDS-II格式的版圖數(shù)據(jù)，首先制作掩膜（Mask），將版圖數(shù)據(jù)定義的圖形固化到鉻板等材料的一套掩膜上。一張掩膜一方面對應(yīng)于版圖設(shè)計中一層的圖形，另一方面對應(yīng)于芯片制作中的一道或多道工藝。正是在一張張掩膜的參與下，工藝工程師完成芯片的流水式加工，將版圖數(shù)據(jù)定義的圖形最終有序地固化到芯片上。這一過程通常簡稱為“流片”。根據(jù)掩膜的數(shù)目和工藝的自動化程度，一次流片的周期約為2個月。代工單位完成芯片加工后，根據(jù)路程遠近，利用飛機等不同的快速運輸工具寄送給設(shè)計單位。

制造設(shè)計單位對芯片進行參數(shù)測試和性能評估，符合技術(shù)要求時，進入系統(tǒng)應(yīng)用。從而完成一次集成電路設(shè)計、制造和測試與應(yīng)用的全過程。否則就需進行改進和優(yōu)化，才能進入下一次循環(huán)。測試1.1集成電路的發(fā)展1.2集成電路設(shè)計流程及設(shè)計環(huán)境1.3集成電路制造途徑1.4集成電路設(shè)計知識范圍表1.4

國內(nèi)可用Foundry(代客戶加工)廠家國內(nèi)在建、籌建Foundry(代客戶加工)廠家上海:“中芯”，8”,0.25

m,2001.10“宏力”，8”,0.25

m,2002.10“華虹-II”，8”,0.25m,籌建臺積電(TSMC),已宣布在松江建廠北京:首鋼NEC,8”,0.25m,籌建天津:Motolora,8”,0.25m,動工蘇州:聯(lián)華(UMC),已宣布在蘇州建廠表1-5

境外主要代工廠家所在的地區(qū)和其主導(dǎo)（特有）工藝

芯片工程與多項目晶圓計劃

ManyICsfordifferentprojectsarelaidononemacro-ICandfabricatedonwafersThecostsofmasksandfabricationisdividedbyallusers.Thus,thecostpaidbyasingleprojectislowenoughespeciallyforR&D（研發(fā)）TheriskoftheIC’sR&Dbecomeslow SingleIC Macro-IC MPW (layout) (layout/masks) (wafer

macro-chip

singlechip)多項目晶圓技術(shù)表1-6擬開辟的代工渠道和工藝國內(nèi)同行通過與MOSIS建立合作關(guān)系，到2003年通過MOSIS完成了10多批近百種芯片的研制。（MetalOxideSemiconductorImplementationService）以多項目晶圓形式完成了0.35微米CMOS、0.25微米CMOS、0.18微米CMOS和砷化鎵等工藝的多批次共100多種集成電路的設(shè)計、制造和測試。集成電路設(shè)計技術(shù)的內(nèi)容國內(nèi)外可用生產(chǎn)線資源（工藝,價格,服務(wù)）的研究和開發(fā)可用生產(chǎn)線工藝文件（Tech-files）的建立元件庫（Cell-libraries）的開發(fā)；具有知識產(chǎn)權(quán)的單元電路、系統(tǒng)內(nèi)核（IP-cores）功能模塊的開發(fā)和利用；系統(tǒng)芯片（SoC）設(shè)計；多項目晶圓的開發(fā)與工藝實現(xiàn)；芯片測試系統(tǒng)和方法的研究。MeasurementSystemofUltra-High-SpeedICsDCSupplierR&S10MHz-40GHzSignalSourceAgilent83484AAgilent86100A

Cost:US$400000ProbeStation1.1集成電路的發(fā)展1.2集成電路設(shè)計流程及設(shè)計環(huán)境1.3集成電路制造途徑1.4集成電路設(shè)計知識范圍1)系統(tǒng)知識計算機/通信/信息/控制學(xué)科2)電路知識更多的知識、技術(shù)和經(jīng)驗3)工具知識任務(wù)和內(nèi)容相應(yīng)的軟件工具4)

工藝知識元器件的特性和模型/工藝原理和過程系統(tǒng)知識。對于計算機學(xué)科：計算機軟硬件系統(tǒng)；通信學(xué)科：有程控電話系統(tǒng)、無線通信系統(tǒng)、光纖通信系統(tǒng)等；信息學(xué)科：有各種信息處理系統(tǒng)；控制學(xué)科：有各種控制系統(tǒng)。

SOC時代，系統(tǒng)工程師必須親自參與SOC級別集成電路的設(shè)計。另一方面，以往的器件和電路工程師在SOC時代必須熟悉系統(tǒng)，以實現(xiàn)SOC的設(shè)計。這就是說，所有的集成電路設(shè)計工程師都必須掌握一定的系統(tǒng)知識。這些知識包括軟件和硬件兩個方面。對于從事前端設(shè)計的工程師來講，則必須對系統(tǒng)的理解達到精通的程度。

電路知識。既然是集成電路設(shè)計，電路知識就是核心知識。集成電路設(shè)計工程師，特別是在邏輯門級、晶體管級和版圖級從事設(shè)計的工程師，必須對各類功能電路和基本單元電路的原理和設(shè)計技術(shù)達到融會貫通的程度。集成電路設(shè)計相對于數(shù)字電路、模擬電路和模數(shù)混合電路設(shè)計需要更多的知識、技術(shù)和經(jīng)驗。射頻電路RFIC、微波單片集成電路MMIC、毫米波單片集成電路M3IC，Gb/s速度級超高速集成電路的設(shè)計，更需要特殊的知識、技術(shù)和經(jīng)驗。

工具知識。從VLSI到SOC，芯片上晶體管的數(shù)目達到了數(shù)千萬量級，它們形成的網(wǎng)絡(luò)方程的階數(shù)可能達到同樣量級。我們知道，小于10階的線性方程也許還可用手工求解，10階以上就很難想象用手工計算了。何況晶體管本身是非線性器件，由它們組成的網(wǎng)絡(luò)方程是高度復(fù)雜的非線性方程。另外，系統(tǒng)級芯片不僅包含硬件部分，還包括軟件部分。這樣的芯片絕非用手工可以分析和設(shè)計的。事實上，從小規(guī)模集成電路開始，人們就引入了計算機輔助設(shè)計（CAD，Computer-aided-design）技術(shù)，開發(fā)了一系列CAD軟件工具。SPICE程序就是著名的集成電路分析程序，經(jīng)過30余年的發(fā)展，如今已成為集成電路設(shè)計的工業(yè)標準。隨著設(shè)計自動化程度的提高，出現(xiàn)了如Candence、Synopsis和MentorGraphics等開發(fā)電子設(shè)計自動化（EDA）的專業(yè)公司。現(xiàn)在，從功能驗證，邏輯分析和綜合，電路分析到版圖設(shè)計都有多家公司提供的多種類型軟件工具的支持。集成電路設(shè)計工程師必須根據(jù)所從事的設(shè)計任務(wù)和內(nèi)容掌握相應(yīng)的軟件工具。譬如，在邏輯電路級從事設(shè)計的工程師就需要掌握VHDL或Verilog等硬件描述語言和相應(yīng)的分析和綜合工具。在晶體管級從事電路設(shè)計的工程師就需要掌握SPICE或類似的電路分析工具。設(shè)計版圖時則需要版圖設(shè)計工具。工藝知識。集成電路的設(shè)計，特別是涉及后端（back-end）即物理層（physicallayer）的設(shè)計與工藝制造息息相關(guān)。無生產(chǎn)線加代工模式的IC設(shè)計工程師雖然不需要直接參與集成電路的工藝流程，掌握工藝的每一個細節(jié)，但掌握IC設(shè)計所用元器件的特性和物理數(shù)學(xué)模型，了解制造工藝的基本原理和過程，對于IC的成功設(shè)計是大有幫助的。事實上，集成電路電路設(shè)計工程師最好是熟悉集成電路制造過程中從芯片外延和掩膜制作，一步步光刻、材料淀積和刻蝕、雜質(zhì)擴散或注入，一直到滑片封裝的全過程，關(guān)心每一步工藝對元器件和電路性能的影響。這樣才能讀懂代工工藝廠家提供的設(shè)計文件（DesignKits），全面地利用、甚至充分地挖掘出工藝的潛力，在現(xiàn)有工藝的基礎(chǔ)上，成功地創(chuàng)造出功能最強和性能最佳的集成電路。

由于集成電路技術(shù)發(fā)展迅猛，新技術(shù)層出不窮、一般教科書在最新技術(shù)方面通常都有2—3年的滯后期。為了了解技術(shù)發(fā)展的最新動向和成果，目前最簡捷的途徑是利用Internet。但是，真正學(xué)習(xí)和掌握技術(shù)基本內(nèi)容的途徑是查閱專業(yè)期刊和學(xué)術(shù)會議論文集中的論文，更直接的途徑是參加學(xué)術(shù)會議與同行進行面對面的交流。

相關(guān)的期刊和學(xué)術(shù)會議國內(nèi)與集成電路設(shè)計相關(guān)的期刊有：(1)

電子學(xué)報(2)

ChineseJournalofElectronics(3)

電路與系統(tǒng)學(xué)報(4)

半導(dǎo)體學(xué)報(5)

ChineseJournalofSemiconductors(6)

半導(dǎo)體光電(7)

中國集成電路(8)微電子技術(shù)，等等與集成電路設(shè)計相關(guān)的國際期刊包括：